同时制造各种尺寸的隔离结构的方法技术

本发明专利技术公开了一种同时制造各种尺寸的隔离结构的方法，浅沟渠隔离结构被同时制造以使一胞区域中的一些具有第一型图案，而在一周边区域中的一些具有第二型图案。第一型图案可有圆的边缘或可有第一深度与宽度，而第二型图案可有不圆的边缘或可有不同于第一深度与宽度的第二深度与宽度。此种方法包含于部分的一胞区域以及一周边区域的一硬罩幕层上形成一图案化光阻层，以及去除周边区域中暴露出的硬罩幕层同时去除胞区域中暴露出的部分硬罩幕层。然后于周边区域中部分形成一沟渠以及去除胞区域中的硬罩幕层，再加深周边区域中的沟渠以及于胞区域中形成一沟渠。

【技术实现步骤摘要】

本专利技术是有关于一种半导体制造方法，且特别是有关于一种同时制造多个浅沟渠隔离结构(shallow trench isolation，STI)的方法，以至于一些被选的浅沟渠隔离结构具有第一种型态的图案(feature)以及另一些被选的浅沟渠隔离结构具有第二种型态的图案。
技术介绍
集成电路已经是众所皆知。而集成电路通常用于制作一广泛种类的电子组件如记忆芯片。现有对降低集成电路尺寸的强烈渴望，以便增加其个别零件的密度以及进一步增进集成电路的功能(functionality)。举例来说，对降低用于制作记忆芯片的集成电路的尺寸有强烈渴望。通过由集成电路尺寸的降低，每一记忆芯片可具有更多的容量且因而更有功能。然而，起因于小型化(miniaturization)的较大的半导体零件密度本身导致一增加的电位(potential)，其附近零件间讨厌的电的相互作用。举例来说，讨厌的寄生内组件电流(parasitic inter-device current)有被强调为半导体零件密度增加的倾向。这种寄生内组件电流当载子(carrier)如电子或电洞漂到一半导体基底上的邻近主动组件间时会发生。这种载子的漂流当主动组件间的距离减少时变得更明显。因此，在集成电路的制造中，互相隔离半导体零件是频繁必需的，以便减轻关于这种讨厌的电的相互作用的电位。一种广泛用于隔离邻近金氧半导体(metal oxide semiconductor，MOS)电路的技术包含硅局部氧化(local oxidation of silicon，LOCOS)，其中硅基底未被遮蔽的非主动或场区域被暴露出于一热氧化气氛，通过以成长嵌壁式或半嵌壁式二氧化硅(recessed or semi-recessed silicon dioxide)如场氧化物的区域。在未被遮蔽的区域上的二氧化硅通常成长得够厚，以减低发生于利害(interest)区域上的任何寄生电容，但是不会厚到导致阶梯覆盖问题(step coverage problem)。与非主动区域的分别，被制作为主动区域的基底区域被遮住保护，以助于主动区域中主动组件的后续形成。然而，硅局部氧化隔离应用是无限制。举例来说，一般地认知的限制是在罩幕(mask)的边缘有氧化物生长不全(undergrowth)，其中成长的二氧化硅在罩幕的边缘下横向挤入以及侵入基底的主动区域中。这种现象一般称为「鸟嘴(bird’s beak)」会对组件功效有不利的影响、降低可建立主动区域的面积以及在基底中产生应力，而不明显提供到组件隔离。再者，当氧化物在罩幕下成长，罩幕层会被向上推而形成一不平坦的氧化缺陷。在某种程度上来说，这个从热氧化成长氧化物而来的不平坦的氧化缺陷干(stem)可有大约两倍在热氧化制程中耗掉的氧化物的厚度。结果的不平坦形成会存在有如后续层一致性(conformity)与微影的问题。认清硅局部氧化隔离施行(implementation)的缺点，当代(contemporary)互补式金氧半导体(CMOS)结构在主动区域之间具有渐增使用的沟渠，特别是浅沟渠隔离结构。浅沟渠隔离结构的形成通常必须采用非等向性蚀刻制程而使用一罩幕来定义与图案化在一基底上的一浅沟渠，然后用一绝缘材质填满浅沟渠，之后接续一步骤，其中绝缘材质被平坦化以定义浅沟渠隔离结构。浅沟渠隔离结构可减弱或消除侵入主动区域中的氧化物的「鸟嘴」问题，因此可允许较大的操作性(operability)与较小的隔离组件间隔(spacing)。关于浅沟渠隔离结构，可能在一些情状中会想要于一基底上的不同位置形成不同尺寸(如大小或形状)。在一存储元件中，例如在一周边区域(periphery region)中的操作电压通常高于在一胞区域(cell region)中的操作电压。因此，假定在周边区域中形成的浅沟渠隔离结构深于且大于在胞区域中形成的浅沟渠隔离结构是较佳的。浅沟渠隔离结构通常包括源于用来形成沟渠隔离如非等向性蚀刻法的陡峭状侧边与角。这些陡峭的几何导致不想要的电特性，如「边缘传导(edgeconduction)」其中过度的漏电发生在隔离沟渠顶部与一邻近主动区域间的上部中。配置于接近的邻近一隔离沟渠的一小半径角或转角的一主动组件可显出例如一相当高的边缘传导包含讨厌的寄生漏电路径(parasitic leakagepath)。这种讨厌的效应会产生，如已知主动组件的特有的I-V曲线(请参考美国专利第6074931号)的双峰(double hump)。此外，浅沟渠隔离结构的尖角(sharp corner)也可导致在后续制程期间用介电填充料(filler)材质沉积沟渠中的困难度。举例来说，沟渠的上开口的尖角会导致在沟渠被完全填满之前的介电质沉积期间沟渠开口的箍断(pinching-off)，而在沟渠装填中留下讨厌的孔洞(void)。随着继续往零件小型化与组件密度的趋势，形成具有较大的宽高比(aspect ratio)的较窄的深沟渠隔离结构已经变得愈来愈值得向往。然而，孔洞的形成问题会随沟渠隔离结构的宽高比增加而加重。举例来说，当隔离沟渠形成有较大的宽高比时，在用二氧化硅进行隔离沟渠的装填期间将使从二氧化硅的形成而在沟渠的山丘(mount)下开口的窄化将阻碍沟渠的适当与完全的装填导致孔洞的形成变得愈来愈可能。一浅沟渠隔离结构的角或边缘的圆化会导致减缓至少一些有关其尖角的前述问题。然而，虽然某些情形下想要圆化一浅沟渠隔离结构的角，但是在其余情形下可能不需要这样做。例如，在存储元件中胞区域中的浅沟渠隔离结构的关键尺寸(criticaldimension)即宽度通常小于周边区域中的浅沟渠隔离结构的关键尺寸。虽然可能需要圆化存储元件的周边区域中的浅沟渠隔离结构的角以减缓其特有的I-V曲线中的双峰，但是不用被实施而维持胞区域中的浅沟渠隔离结构的相当小的关键尺寸。在此情形中，角的圆化会迫使胞区域中的浅沟渠隔离结构的关键尺寸中一不能接受的缩小。再者，如前所述，要用绝缘材质适当地装填具有这种缩小的关键尺寸的一浅沟渠隔离结构是相当困难的。所以，在此情形下，需要或想要保留胞区域中的浅沟渠隔离结构为不是圆角。不过，为了上述的原因存储元件的周边区中浅沟渠隔离结构的角仍须圆化。因此，应形成一集成电路以使其某些浅沟渠隔离结构已有圆角，而其余的浅沟渠隔离结构是不圆的角。当然，使用不同于形成没有圆角的浅沟渠隔离结构的方法来形成有圆角的浅沟渠隔离结构将会是没有效率、昂贵的以及有可能不利于产率(yield)。因此习知需要存在有一种同时于一基底上的相关位置中形成具有多种尺寸的浅沟渠隔离结构的方法的需求，如多变得大小与形状。
技术实现思路
本专利技术提供一种满足这些需求的同时制造多个浅沟渠隔离结构的方法，以使被选的一些浅沟渠隔离结构具有第一型图案，而被选的另一些浅沟渠隔离结构具有第二型图案。具有第一型图案的浅沟渠隔离结构可配置于一周边区域中，具有第二型图案的浅沟渠隔离结构可配置于一胞区域中。第一型图案可包括圆角以及第二型图案可包括不圆的角。在另一实例中，第一型图案可包括第一尺寸的深度与宽度且第二型图案可包括不同于第一尺寸的第二尺寸的深度与宽度。本专利技术根据目的于此揭露一种形成浅沟渠隔离结构的方法，其中此方法包括提供具有一胞区域以本文档来自技高网...

【技术保护点】
一种形成浅沟渠隔离结构的方法，其特征在于，包括：　　　　提供一基底，其具有一胞区域以及一周边区域；　　　　于该基底上形成一硬罩幕层，以覆盖至少部分该胞区域以及至少部分该周边区域；　　　　于该硬罩幕层上形成一图案化光阻层，该图案化光阻层暴露出该胞区域中的部分该硬罩幕层以及暴露出该周边区域中的部分该硬罩幕层；　　　　施行一第一蚀刻制程，以去除该周边区域中被该图案化光阻层暴露出的所有该硬罩幕层以及去除该胞区域中被该图案化光阻层暴露出的部分该硬罩幕层；　　　　施行一第二蚀刻制程，以于该周边区域中部分形成一沟渠以及去除该胞区域中的该硬罩幕层；　　　　施行一第三蚀刻制程，以加深形成于该周边区域中的该沟渠以及于该胞区域中形成一沟渠；以及　　　　以一绝缘材质填满该周边区域中的该沟渠以及填满该胞区域中的该沟渠。

【技术特征摘要】
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【专利技术属性】
技术研发人员：余旭升，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]