半导体器件制造技术

一种半导体器件，包括：在衬底上的栅电极；在衬底上围绕栅电极的侧壁的沟道；以及源/漏电极，在衬底上，在栅电极的在平行于衬底的上表面的第一方向上的相对侧。在平行于衬底的上表面的水平方向上从栅电极到源/漏电极的沟道的厚度不是恒定的，而是在垂直于衬底的上表面的垂直方向上变化。的垂直方向上变化。的垂直方向上变化。

【技术实现步骤摘要】
半导体器件


[0001]示例实施方式涉及一种半导体器件。更具体地，示例实施方式涉及一种具有包括氧化物半导体的沟道的半导体器件。

技术介绍

[0002]在具有包括氧化物半导体的沟道的相关技术晶体管中，源/漏电极形成在沟道上，并且栅电极形成在源/漏电极之间。由于杂质可能不会被掺杂到沟道中，所以随着源电极和漏电极之间的距离增加，导通电流可能降低并且摆动特性可能劣化。如果源电极和漏电极之间的距离减小，则源/漏电极和栅电极之间的寄生电容增大，并且它们之间的绝缘层可能被击穿电压破坏。

技术实现思路

[0003]示例实施方式提供一种具有良好特性的半导体器件。
[0004]根据示例实施方式，提供了一种半导体器件。半导体器件可以包括：在衬底上的栅电极；在衬底上围绕栅电极的侧壁的沟道；以及源/漏电极，在衬底上，在栅电极的在平行于衬底的上表面的第一方向上的相对侧。在平行于衬底的上表面的水平方向上从栅电极到源/漏电极的沟道的厚度可以不是恒定的，而是在垂直于衬底的上表面的垂直方向上变化。
[0005]根据示例实施方式，提供了一种半导体器件。半导体器件可以包括：在衬底上的栅电极；在衬底上围绕栅电极的侧壁的沟道；以及源/漏电极，在栅电极的在平行于衬底的上表面的第一方向上的相对侧。栅电极和每个源/漏电极之间在第一方向上的距离可以不是恒定的，而是在垂直于衬底的上表面的垂直方向上变化。
[0006]根据示例实施方式，提供了一种半导体器件。半导体器件可以包括：在衬底上的栅电极；在衬底上围绕栅电极的侧壁的沟道；源/漏电极，在衬底上，在栅电极的在平行于衬底的上表面的第一方向上的相对侧；在栅电极上的第一接触插塞；在源/漏电极上的第二和第三接触插塞；以及分别接触第一至第三接触插塞的上表面的第一至第三布线。沟道在平行于衬底的上表面的水平方向上的厚度可以不是恒定的，而是在垂直于衬底的上表面的垂直方向上变化，并且源/漏电极中的每个在水平方向上的厚度可以不是恒定的，而是在垂直方向上变化。第一接触插塞与第二和第三接触插塞中的每个之间在水平方向上的距离可以大于栅电极与源/漏电极中的每个之间在水平方向上的最小距离。
附图说明
[0007]图1和图2分别是示出根据示例实施方式的半导体器件的平面图和截面图；
[0008]图3至图21是示出根据示例实施方式的制造半导体器件的方法的平面图和截面图；
[0009]图22是示出根据示例实施方式的半导体器件的截面图；
[0010]图23是示出根据示例实施方式的半导体器件的截面图；
[0011]图24和图25是示出根据示例实施方式的制造半导体器件的方法的截面图；和
[0012]图26至图28是示出根据示例实施方式的制造半导体器件的方法的截面图。
具体实施方式
[0013]从以下结合附图的详细描述中将更清楚地理解示例实施方式，其中相同的附图标记始终指代相同的元件。
[0014]图1和图2分别是示出根据示例实施方式的半导体器件的平面图和截面图。图1是平面图，图2是沿图1中线A
‑
A'的截面图。
[0015]在下文中，在说明书中(但不一定在权利要求中)，基本上平行于衬底的上表面并且彼此交叉的两个方向可以分别定义为第一方向D1和第二方向D2，并且基本上垂直于衬底的上表面的方向可以定义为第三方向D3。在一些示例实施方式中，第一方向D1和第二方向D2可以基本上彼此垂直。
[0016]参照图1和图2，半导体器件可以包括在衬底100上的栅电极250、围绕栅电极250的侧壁的沟道180、在衬底100上分别在栅电极250的在第一方向D1上的相对侧的源/漏电极260和265、在栅电极250上的第一接触插塞280、分别在源/漏电极260和265上的第二接触插塞290和第三接触插塞295、以及分别接触第一至第三接触插塞280、290和295的上表面的第一布线310、第二布线320和第三布线325。
[0017]该半导体器件还可以包括焊盘层110、蚀刻停止层120、绝缘层130、分隔层150、栅极绝缘图案190和阻挡图案230。
[0018]衬底100可以包括半导体材料，例如硅、锗、硅锗等，或III
‑
V族半导体化合物，例如GaP、GaAs、GaSb等。
[0019]焊盘层110和蚀刻停止层120可以顺序地堆叠在衬底100上。焊盘层110可以包括氧化物，例如硅氧化物，并且蚀刻停止层120可以包括金属氧化物，例如，铝氧化物。
[0020]在一些示例实施方式中，栅电极250可以在沿第一方向D1彼此间隔开的源/漏电极260和265之间在第一方向D1上延伸，并且多个栅电极250可以在第二方向D2上彼此间隔开。在图1所示的示例实施方式中，示出了在源/漏电极260和265之间的两个栅电极250。然而，专利技术构思不限于此，并且在一些实施方式中，在源/漏电极260和265之间可以仅形成一个栅电极250。
[0021]栅电极250可以包括金属，例如钨、铜、铝、钛、钽等。
[0022]栅电极250的侧壁和下表面可以被栅极绝缘图案190覆盖。栅极绝缘图案190可以包括氧化物，例如硅氧化物。
[0023]沟道180可以覆盖栅极绝缘图案190的侧壁和下表面，栅极绝缘图案190覆盖栅电极250的侧壁和下表面，因此沟道180可以围绕栅电极250的侧壁。在一些示例实施方式中，沟道180可以覆盖栅极绝缘图案190的侧壁和下表面，栅极绝缘图案190又覆盖栅电极250的侧壁和下表面，使得沟道180可以围绕栅电极250的侧壁并且栅极绝缘图案190位于其间。
[0024]在示例实施方式中，沟道180可以在第一方向D1(即水平方向)上具有一厚度，该厚度可以不是恒定的而是可以在第三方向D3上(即在垂直方向上)变化。与接触栅极绝缘图案190的沟道180的内侧壁不同，不接触栅极绝缘图案190的沟道180的外侧壁可以不是平的或平坦的，而是可以在第三方向上具有凸起和凹陷，如在图2中最佳地看到。在一些示例实施
方式中，沟道180可以具有在第一方向D1(即，水平方向)上具有相对大厚度的第一部分和在第一方向D1上具有相对小厚度的第二部分，第一部分和第二部分可以在第三方向D3上交替且重复地堆叠，如图2所示。沟道180的第二部分可以接触绝缘层130的侧壁。
[0025]在一些示例实施方式中，围绕在源/漏电极260和265之间在第二方向D2上彼此间隔开的栅电极250的侧壁的沟道180可以彼此连接，源/漏电极260和265在第一方向D1上彼此间隔开。即，在一些示例实施方式中，在图1的中心的栅电极250的沟道180可以彼此连接。然而，专利技术构思不限于此，并且分别围绕栅电极250的侧壁的沟道180可以不彼此连接而是可以彼此间隔开。在这种情况下，包括氮化物(例如硅氮化物(参见图9和图10))的第一牺牲层140的一部分可以保留在沟道180的第一部分之间。
[0026]在示例实施方式中，沟道180可以包括氧化物半导体。氧化物半本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：在衬底上的栅电极：在所述衬底上的沟道，所述沟道围绕所述栅电极的侧壁；以及源/漏电极，在所述衬底上，在所述栅电极的在平行于所述衬底的上表面的第一方向上的相对侧，其中在水平方向上从所述栅电极到所述源/漏电极的所述沟道的厚度不是恒定的，而是在垂直方向上变化，所述水平方向平行于所述衬底的所述上表面，所述垂直方向垂直于所述衬底的所述上表面。2.根据权利要求1所述的半导体器件，其中所述源/漏电极中的每个包括：垂直部分，在所述垂直方向上延伸；以及水平部分，在所述水平方向上从所述垂直部分延伸，以及其中所述沟道的第一部分在所述第一方向上的厚度大于所述沟道的第二部分在所述第一方向上的厚度，所述沟道的所述第一部分面对所述源/漏电极中的每个的所述水平部分，所述沟道的所述第二部分面对所述源/漏电极中的每个的所述垂直部分。3.根据权利要求2所述的半导体器件，其中所述源/漏电极中的每个的所述水平部分是在所述垂直方向上彼此间隔开的多个水平部分之一，以及其中所述沟道包括在所述垂直方向上交替堆叠的多个第一部分和多个第二部分。4.根据权利要求3所述的半导体器件，还包括在所述源/漏电极中的每个的所述垂直部分与所述沟道的所述多个第二部分之间的绝缘层。5.根据权利要求1所述的半导体器件，其中所述沟道包括氧化物半导体。6.根据权利要求5所述的半导体器件，其中所述沟道包括钡锡氧化物(BaSnO3)、锌氧化物(ZnO)、层叠铝酸镧/钛酸锶(LaAlO3/SrTiO3)、镓氧化物(Ga2O3)、锡氧化物(SnO2)、铟氧化物(In2O3)、铟镓锌氧化物(IGZO)、铟锌锡氧化物(IZTO)、铟锡氧化物(ITO)、铟钨锡氧化物(IWZO)和/或铟锌氧化物(IZO)。7.根据权利要求1所述的半导体器件，其中所述沟道包括非晶硅、多晶硅、单晶硅或硅锗。8.根据权利要求1所述的半导体器件，还包括覆盖所述源/漏电极中的每个的侧壁的阻挡图案，其中所述沟道接触所述阻挡图案。9.根据权利要求1所述的半导体器件，其中所述栅电极是在所述源/漏电极之间在第二方向上彼此间隔开的多个栅电极之一，以及其中所述第二方向平行于所述衬底的所述上表面且垂直于所述第一方向。10.根据权利要求9所述的半导体器件，其中所述沟道是分别围绕所述多个栅电极的侧壁的多个沟道之一，以及其中所述多个沟道在所述多个栅电极之间彼此连接。11.根据权利要求1所述的半导体器件，还包括：在所述栅电极上的第一接触插塞；以及分别在所述源/漏电极上的第二接触插塞和第三接触插塞，其中所述第一接触插塞与所述第二接触插塞和所述第三接触插塞中的每个之间的接
触插塞距离大于所述栅电极与所述源/漏电极中的每个之间的最小距离。12.根据权利要求11所述的半导体器件，其中所述第一接触插塞是在所述栅电极上在所述第一方向上彼此间隔开的多个第一接触插塞之一，其中所述第二接触插塞是在所述源/漏电极中的第一个上在第二方向上彼此间隔开的多个第二接触插塞之一，所述第三接触插塞是在所述源/漏电极中的第二个上在所述第二方向上彼此间隔开的多个第三接触插塞之一，所述接触插塞距离在所述多个第一接触插塞中的最外面的一个与所述第二接触插塞和所述第三接触插塞中的每个之间，以及其中所述第二方...

【专利技术属性】
技术研发人员：李炅奂，金容锡，金炫哲，柳成原，洪载昊，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：