双数据速率四元切换多位数模转换器以及连续时间调制器制造技术

本公开的实施例涉及双数据速率四元切换多位数模转换器以及连续时间调制器。四元信号发生器电路响应2

【技术实现步骤摘要】
双数据速率四元切换多位数模转换器以及连续时间调制器
[0001]相关申请的交叉引用
[0002]本申请要求于2020年7月21日提交的美国专利临时申请No.63/054,317的优先权，该申请所公开的内容通过引用并入。


[0003]本专利技术一般涉及一种数模转换器(DAC)电路，具体地涉及一种在连续时间(CT)sigma
‑
delta(SD)调制器电路中使用的多位DAC电路。

技术介绍

[0004]图1示出了常规的连续时间(CT)sigma
‑
delta(SD)模数转换器(ADC)电路10的时域框图。电路10包括连续时间sigma
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delta调制器电路12(在这里被图示为一阶电路)，具有被配置为接收模拟输入信号A的输入和被配置为生成数字输出信号B的输出。sigma
‑
delta调制器电路12的一阶实施方式包括差值放大器20(或累积电路)，具有接收模拟输入信号A的第一(非反相)输入和接收模拟反馈信号D的第二(反相)输入。差值放大器20响应于模拟输入信号A与模拟反馈信号D之间的差来输出模拟差值信号vdif(即，vdif(t)＝A(t)
‑
D(t))。模拟差值信号vdif通过积分器电路22(一阶环路滤波器)积分，以生成变化信号vc，变化信号的斜率和幅度取决于模拟差值信号vdif的符号和幅度。量化电路24以由采样时钟CLK所设定的采样速率fs对变化信号vc进行采样，并且量化电路24生成数字输出信号B作为针对每个样本的2
N
－1位温度计编码输出字(其中N是整数N＞1，例如N＝4)。电路10还包括抽取器电路14，其用于对数字输出信号B的流中的2
N
－1位温度计代码字进行低通滤波和下采样，以生成数字信号C，数字信号C由以通过抽取因子设定的输出字速率fd生成的多位(M位，即所需的分辨率，其中M是整数M>>N)数字字的流组成。
[0005]反馈环路中的多位数模转换器(DAC)电路26将数字输出信号B转换为用于模拟反馈信号D的对应模拟信号级。DAC电路26是电阻电路，其包括2
N
－1个单元电阻DAC元件(UE)，这些元件分别由数字输出信号B的温度计代码字的2
N
－1位驱动，其中来自被驱动的单元电阻DAC元件的电流输出在DAC电路输出处求和，以生成模拟反馈信号D的模拟信号级。
[0006]多位量化的使用呈现了许多优点，包括：允许使用较低采样速率fs操作调制器以实现给定分辨率；或者允许操作调制器以实现针对给定采样率fs的更高分辨率。sigma
‑
delta调制器电路12的关键特性是其将由于量化电路24的操作而产生的量化噪声推到远离感兴趣信号的更高频率的能力。这在本领域中被称为噪声成型。抽取器电路14然后可以用低通滤波特性(即，频率响应)来实施，以实质性地去除成型量化噪声的高频成分。
[0007]然而，由于反馈环路中DAC电路26的2
N
－1个单元电阻DAC元件中存在固有的失配，sigma
‑
delta调制器电路中的多位量化的使用是困难的。如由本领域技术人员所知道的，这种DAC失配直接转化为整个调制器12的非线性。这种非线性是由于例如存在多位DAC电路的不相等的模拟信号输出步幅(即，由于2
N
－1个单元电阻DAC元件之间的失配)。
[0008]作为由于在单元电阻DAC元件之间的失配而引入DAC电路26的模拟输出中的非线
性的结果，与调制器输出频谱相比，在期望信号频带内，噪声基底会增加，并且谐波失真会增加。DAC非线性还将量化电路24的量化噪声调制到信号频带中，从而导致信噪比(SNR)和信噪失真比(SNDR)降级。
[0009]现在参照图2，在本领域中公知的，通过在反馈环路中采用电路30来解决多位量化实施方式中的DAC非线性的问题，这实施数据加权平均(DWA)算法，以便实现相对于2
N
－1个单元电阻DAC元件的一阶失配成型。电路30接收从量化电路24输出的一系列2
N
－1位温度计代码字并且生成一系列2
N
－1位控制字，以便致动DAC电路26的2
N
－1个单元电阻DAC元件，使得随着时间的推移，所有2
N
－1个单元电阻DAC元件在生成模拟反馈信号D时都将被相对相等地致动。
[0010]除了量化延迟外，DWA算法的执行还将处理延迟引入信号处理环路中。重要的是，总延迟(被称为过量环路延迟(ELD))不超过采样时钟CLK的一个周期Ts，因为这可能导致调制器不稳定性。更确切地说，ELD优选地满足以下约束：0.5Ts＜ELD＜0.75Ts。
[0011]DWA修改DAC元件的切换，以便DAC元件在每个时钟周期都切换。因此，DAC中的切换不是温度测量的。结果，非线性小故障能量以及数据相关的切换(响应于DWA)可以将显著的失真引入调制器的输出中。这种问题的解决方案是执行DAC的四元切换。一种选择是使用半数据速率(HDR)四元切换。然而，DWA通过一阶失配成型来消除DAC元件中的失配的影响的目的在HDR四元切换中并没有充分利用。由于失配，有一些剩余失真留在调制器输出中。值得注意的是，由于用HDR四元切换来选择DAC切换电路的电阻器的次数不相等，产生了这种剩余失真。通过切换晶体管对电阻器的选择取决于数据模式，这从图6B中所示的定时图中可以清楚地看出。
[0012]四元切换信号生成电路可以将小故障引入控制信号中，从而导致调制器输出的严重谐波失真。现有技术解决方案通过锁存控制信号来解决这一问题。然而，信号锁存操作还将增加延迟，并且具有不可接受的ELD水平的风险，从而导致不稳定性。在这方面，值得注意的是，本文所示的GHz采样频率(fs)范围中操作的连续时间delta
‑
sigma调制器包括反馈路径，反馈路径具有量化器、DWA、四元信号发生器和DAC。在这种配置下，很难保证反馈路径中的ELD，其中0.5Ts＜ELD＜0.75Ts(其中Ts＝1/fs)，但是为四元切换信号添加锁存电路还将添加信号延迟，并且危及满足ELD性能要求的能力。
[0013]因此，在本领域中需要解决上述问题。

技术实现思路

[0014]本专利技术利用DAC的双倍数据速率(DDR)四元切换。四元切换信号的生成被控制，以确保满足过量环路延迟(ELD)要求，并且还确保没有小故障出现。
[0015]在实施例中，电路包括：数模转换器(DAC)电路，具有2
N
－1个单元电阻DAC元件，其中每个单元电阻DAC元件都包括由四个2
N
－1位控制信号的对应位控制的四个切换电路，其中2
N
－1个单元电阻DAC元件的输出被求和，以生成模拟输出信号；以及四元信号发生器电路，被配置为响应于2
N
－1位温度计编码输入本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电路，包括：数模转换器(DAC)电路，具有2
N
－1个单元电阻DAC元件，其中每个单元电阻DAC元件包括四个切换电路，所述四个切换电路由四个2
N
－1位控制信号的对应位控制，以及其中所述2
N
－1个单元电阻DAC元件的输出被求和以生成模拟输出信号；以及四元信号发生器电路，被配置为响应于2
N
－1位温度计编码输入信号生成所述四个2
N
－1位控制信号，其中所述四元信号发生器电路包括：时钟相位电路，被配置为生成第一时钟信号和第二时钟信号，所述第一时钟信号和所述第二时钟信号彼此180
°
异相，并且所述时钟相位电路被配置为施加第一延迟来设置所述第一时钟信号和所述第二时钟信号的时钟边沿，以跟踪所述2
N
－1位温度计编码输入信号的逻辑切换；第一电路，被配置为将所述2
N
－1位温度计编码输入信号与所述第一时钟信号逻辑结合，以生成所述四个2
N
－1位控制信号中的第一个2
N
－1位控制信号；第二电路，被配置为将所述2
N
－1位温度计编码输入信号的延迟与所述第二时钟信号逻辑结合，以生成所述四个2
N
－1位控制信号中的第二个2
N
－1位控制信号，其中所述第二电路施加第二延迟以设置延迟的所述2
N
－1位温度计编码输入信号的所述逻辑切换，以跟踪所述第一时钟信号和所述第二时钟信号的所述时钟边沿；第三电路，被配置为将所述2
N
－1位温度计编码输入信号的逻辑反相与所述第一时钟信号逻辑结合，以生成所述四个2
N
－1位控制信号中的第三个2
N
－1位控制信号；以及第四电路，被配置为将所述2
N
－1位温度计编码输入信号的所述逻辑反相的延迟与所述第二时钟信号逻辑结合，以生成所述四个2
N
－1位控制信号中的第四个2
N
－1位控制信号，其中所述第四电路施加第三延迟以设置所述2
N
－1位温度计编码输入信号的延迟的所述逻辑反相的所述逻辑切换，以跟踪所述第一时钟信号和所述第二时钟信号的所述时钟边沿。2.根据权利要求1所述的电路，其中所述四元信号发生器电路的所述时钟相位电路还施加分频，以对具有与所述2
N
－1位温度计编码输入信号的逻辑切换对齐的时钟边沿的采样时钟进行分频，以生成所述第一时钟信号和所述第二时钟信号。3.根据权利要求2所述的电路，其中所述分频为除以二。4.根据权利要求1所述的电路，其中所述四元信号发生器电路的所述时钟相位电路从具有与所述2
N
－1位温度计编码输入信号的逻辑切换对齐的时钟边沿的采样时钟导出所述第一时钟信号和所述第二时钟信号。5.根据权利要求4所述的电路，其中所述第一延迟小于所述采样时钟的时钟周期的一半。6.根据权利要求5所述的电路，其中所述第二延迟以及所述第三延迟各自小于所述采样时钟的所述时钟周期的一半。7.根据权利要求6所述的电路，其中所述第二延迟和所述第三延迟中的一个延迟与所述第一延迟的总和小于所述采样时钟的所述时钟周期的一半。8.根据权利要求4所述的电路，其中所述第二延迟与所述第三延迟是相等的。9.根据权利要求4所述的电路，其中所述第二延迟以及所述第三延迟各自小于所述采样时钟的时钟周期的一半。10.根据权利要求1所述的电路，其中每个单元电阻DAC元件的所述四个切换电路中的
每个切换电路包括：第一切换电路，被配置为响应于所述四个2
N
－1位控制信号中的所述第一个2
N
－1位控制信号的逻辑反相以及所述四个2
N

【专利技术属性】
技术研发人员：V，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：