半导体器件测试装置制造方法及图纸

通过简单的结构同时测试半导体器件。锁存电路（１３ａ）～（１３ｄ）锁存从输入了同一测试信号ｔｅｓｔ的ＤＵＴ（１２ａ）～（１２ｄ）输出的输出信号。Ｐ－Ｓ转换电路（１５）在锁存周期内顺序地输出期望值信号ｅｘｐ和锁存信号Ｄｏｕｔ１～Ｄｏｕｔ４，该期望值信号ｅｘｐ是ＤＵＴ（１２ａ）～（１２ｄ）应该响应于测试信号ｔｅｓｔ而输出的信号的期望值。编码器电路（１６）比较期望值信号ｅｘｐ与锁存信号Ｄｏｕｔ１～Ｄｏｕｔ４。当锁存信号Ｄｏｕｔ１～Ｄｏｕｔ４与期望值信号ｅｘｐ不一致时，存储器（１８）保存从Ｐ－Ｓ转换电路（１５）输出的锁存信号Ｄｏｕｔ１～Ｄｏｕｔ４和期望值信号ｅｘｐ。判定电路（１９）根据存储器（１８）中所存储的锁存信号Ｄｏｕｔ１～Ｄｏｕｔ４和期望值信号ｅｘｐ判定ＤＵＴ（１２ａ）～（１２ｄ）是否为次品。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体器件测试装置，更具体地，涉及同时对多个半导体器件进行测试的半导体器件测试装置。
技术介绍
目前，越来越多地通过ASIC等按照用户的要求规范来设计并制造半导体器件。不仅要由设计制造方对这些半导体器件进行测试，而且交货方会进行验收检查等的测试。半导体器件通常是大批量生产的。因此，为了提高半导体器件的测试效率，提出了在一台机器上同时测试多个半导体器件的测试装置(例如参见专利文献1)。这些半导体器件测试装置是主要由半导体器件的设计制造方用于进行缺陷分析，即分析哪一部分存在缺陷的装置。但是，在交货方，只需要能够判断半导体器件的质量，而不需要很强的测试功能。因此，需要一种半导体器件测试装置，其能够通过简单的结构来同时测试半导体器件。专利文献1日本特开平11-64454号公报(第4页、图1和2)
技术实现思路
考虑到以上几点而提出了本专利技术，本专利技术的目的是提供一种能够通过简单的结构来同时测试半导体器件的半导体器件测试装置。为了解决上述课题，如图1所示，本专利技术提供了能够同时对多个半导体器件进行测试的半导体器件测试装置，该半导体器件测试装置的特征在于由以下组件组成锁存电路13a～13d，其可以锁存从输入了同一测试信号的多个被测试半导体器件(DUT)12a～12d输出的输出信号；输出电路，其在一个锁存周期内顺序地输出锁存的输出信号和被测试半导体器件12a～12d响应于测试信号而应输出的信号的期望值；比较电路，其对锁存的输出信号与期望值进行比较；存储器18，当输出信号与期望值不一致时，该存储器存储从输出电路输出的输出信号和期望值；判定电路19，其根据存储在存储器18中的输出信号和期望值，判定多个被测试半导体器件12a～12d的质量。根据该半导体器件测试装置，由锁存电路13a～13d锁存从输入了同一测试信号的多个被测试半导体器件12a～12d输出的输出信号；由输出电路在一个锁存周期内顺序地输出经锁存的输出信号和期望值；由比较电路对期望值和输出信号进行比较。当输出信号和期望值不一致时，由存储器18存储从输出电路输出的输出信号和期望值，由判定电路19根据存储器18中所存储的输出信号和期望值，判断被测试半导体器件12a～12d的质量，因而结构简单。通过结合以示例的方式示出本专利技术优选实施例的附图进行的以下说明，本专利技术的上述及其它目的、特征和优点将变得明了。附图说明图1是根据本专利技术第一实施例的半导体器件测试装置的电路结构图。图2是图1的半导体器件测试装置的时序图。图3是根据本专利技术第二实施例的半导体器件测试装置的电路结构图。图4详细示出了图3中的晶片和夹具晶片(jig wafer)。图5是根据本专利技术第三实施例的半导体器件测试装置的电路结构图。具体实施例方式下面参照附图说明本专利技术的实施例。图1是根据本专利技术第一实施例的半导体器件测试装置的电路结构图。如图所示，该半导体器件测试装置具有测试信号输入端子11a、期望值输入端子11b、时钟输入端子11c、被测试半导体器件(DUT)12a～12d、锁存电路13a～13d、倍频电路14、并一串(P-S)转换电路15、编码器电路16、地址解码器17、存储器18和判定电路19。将用于对DUT12a～12d进行功能测试的测试信号test输入到测试信号输入端子11a。将H状态和L状态信号输入到DUT12a～12d中，来检查是否在与DUT12a～12d的功能相对应的状态下输出了这些信号，从而进行功能测试。测试信号输入端子11a与DUT12a～12d的输入端相连，并把测试信号test输出到DUT12a～12d中。将期望值信号exp输入到期望值输入端子11b。该期望值信号exp是当将测试信号test输入到DUT12a～12d中时，DUT12a～12d进行响应而应该输出的信号。将输入到期望值输入端子11b的期望值信号exp输出到P-S转换电路15和编码器电路16。将时钟CLK输入到时钟输入端子11c。时钟CLK是用于使测试信号test和期望值信号exp同步的信号。将输入到时钟输入端子11c的时钟CLK输出到锁存电路13a～13d和倍频电路14。DUT12a～12d是要进行功能测试的半导体器件。对DUT12a～12d进行封装，并插入例如半导体器件测试装置中提供的插座(未示出)中。通过插入插座，DUT12a～12d的输入测试信号test的输入端子与测试信号输入端子11a连接。DUT12a～12d的用于输出与测试信号test对应的输出信号的输出端子连接到锁存电路13a～13d。锁存电路13a～13d与时钟CLK同步地锁存从DUT12a～12d输出的输出信号，并将锁存信号Dout1～Dout4输出到P-S转换电路15和编码器电路16。如上所述，时钟CLK是与测试信号test同步的信号。因此，在测试信号test的一个状态周期内，锁存电路13a～13d对DUT 12a～12d输出的输出信号进行锁存。倍频电路14对时钟进行倍频，并输出倍频时钟mulCLK。倍频电路14用要测试的DUT的个数加1而得到的数乘以时钟CLK。如图1所示，DUT12a～12d的个数为4。从而，倍频电路14输出用5乘以时钟CLK而得到的倍频时钟mulCLK。将倍频时钟mulCLK输出到P-S转换电路15和地址解码器17。P-S转换电路15并行地同时输入期望值信号exp和锁存信号Dout1～Dout4。P-S转换电路15与倍频时钟mulCLK同步地顺序地从一个输出端口输出所输入的期望值信号exp和锁存信号Dout1～Dout4。如前所述，倍频时钟mulCLK是通过用要测试的DUT的个数加1得到的数乘以时钟CLK而得到的时钟。从而，在锁存电路13a～13d与时钟CLK同步地锁存输出信号的期间，P-S转换电路15顺序地输出期望值信号exp和锁存信号Dout1～Dout4。P-S转换电路15将期望值信号exp和锁存信号Dout1～Dout4作为转换信号P-Sout输出到存储器18。将输入到期望值输入端子11b的期望值信号exp和从锁存电路13a～13d输出的锁存信号Dout1～Dout4输入到编码器电路16。编码器电路16把期望值信号exp与各个锁存信号Dout1～Dout4进行比较。即使锁存信号Dout1～Dout4中有一个与期望值信号exp不一致时，编码器电路16也要将表示这个情况的写入信号/W输出到存储器18。需要注意的是，在图1中，即使只有一个锁存信号Dout1～Dout4与期望值信号exp不一致，编码器电路16也要输出L状态的写入信号/W。地址解码器17与倍频时钟mulCLK同步地对存储器18的地址进行计数。存储器18包括写使能端子/WE，其接收来自编码器电路16的写入信号/W。当写使能端子/WE从编码器电路16接收到表示锁存信号Dout1～Dout4与期望值信号exp不一致的写入信号/W时，存储器18存储从P-S转换电路15输出的转换信号P-Sout。由于存储器18的地址是由地址解码器17与倍频时钟mulCLK同步地进行计数的，所以顺序地从P-S转换电路15输出的期望值信号exp和锁存信号Dout1～Dout4(转换信号P-Sout)被逐个地存储在各个地址中。存储器18在其所有地址中存储相同的值作为初始值。注意在图1中，当写使本文档来自技高网...

【技术保护点】
一种同时测试多个半导体器件的半导体器件测试装置，包括：锁存电路，其锁存从输入了同一测试信号的多个被测试半导体器件输出的输出信号；输出电路，其在锁存周期内顺序地输出锁存的所述输出信号以及所述多个被测试半导体器件应该响应于所述测 试信号而输出的信号的期望值；比较电路，其对锁存的所述输出信号和所述期望值进行比较；存储器，当所述输出信号与所述期望值不一致时，其存储从所述输出电路输出的所述输出信号和所述期望值；以及判定电路，其根据所述存储器中存储的 所述输出信号和所述期望值判定所述多个被测试半导体器件的质量。

【技术特征摘要】
1.一种同时测试多个半导体器件的半导体器件测试装置，包括锁存电路，其锁存从输入了同一测试信号的多个被测试半导体器件输出的输出信号；输出电路，其在锁存周期内顺序地输出锁存的所述输出信号以及所述多个被测试半导体器件应该响应于所述测试信号而输出的信号的期望值；比较电路，其对锁存的所述输出信号和所述期望值进行比较；存储器，当所述输出信号与所述期望值不一致时，其存储从所述输出电路输出的所述输出信号和所述期望值；以及判定电路，其根据所述存储器中存储的所述输出信号和所述期望值判定所述多个被测试半导体器件的质量。2.根据权利要求1所述的半导体器件测试装置，其特征在于，所述多个被测试半导体器件形成在晶片上，所述半导体器件测试装置具有夹具基板，所述夹具基板具有用于输入所述测试信号的测试输入端子和用于将所述输出信号输出到所述锁存电路的测试输出端子，当所述夹具基板叠放在所述晶片上时，所述测试输入端子和所述测试输出端子与所述多个被测试半导体器件的输入端子和输出端...

【专利技术属性】
技术研发人员：小泽广太郎，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]