包含场效应晶体管以及减少漏电流与提高单位面积电容量的被动电容器的半导体装置制造方法及图纸

一种半导体装置包含一场效应晶体管（２５０）与一被动电容器（２４０），其中该电容器（２４０）的电介质层（２２１ａ）包含高ｋ（高介电常数）材料，而该场效应晶体管（２５０）的栅极绝缘层（２３１）则由超薄氧化物层或者氧氮化物层所形成，以便提供用于在栅极绝缘层与底层沟道区域之间界面上的较好载流子迁移率。因为在电容器里的载流子迁移率并不是很重要，所以高ｋ材料则能允许单位面积高电容量的架构，而仍具有能充分有效减少漏电流的厚度的特征。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术主要涉及制造集成电路的领域，特别是涉及包括场效应晶体管的半导体装置的形成，比如MOS晶体管，以及具有减少的漏电流的被动电容器(passive capacitor)。
技术介绍
在现代的集成电路中，大量的单个电路元件，比如CMOS、NMOS、PMOS元件形式的场效应晶体管、电阻器、电容器等形成于单一芯片区域上。基本上，这些电路元件的特征尺寸会随着每一新电路产生的引进而不断地减少，以提供速度与功率耗损方面的性能改善的目前可用的集成电路。晶体管尺寸的减少是不断改善诸如中央处理单元(CPU)的复杂集成电路的装置性能的一个重要方面，这是因为尺寸的减少一般会引起切换速度的提高，从而改进信号处理性能以及功率耗损，而因为切换时间周期的减少，在将CMOS晶体管组件从逻辑低切换到逻辑高时所产生的瞬变电流则会明显地减少。另一方面，诸如在深亚微米状态中晶体管组件的沟道长度等的特征尺寸的减少会伴随着多个问题，该些问题可能会将通过改善的切换性能而得到的优点部分抵消。例如，场效应晶体管沟道长度的缩小需要减少栅极绝缘层的厚度，以便维持栅极电极对沟道区域的足够高的电容耦合，以便在将控制电压施加到栅极电极时，能适当地控制导电沟道的形成。就高精密装置而言，目前具有0.18μm或甚至更小沟道长度的特征，一般包含二氧化硅，以用于在二氧化硅与底部沟道区域之间界面的较好与公知的特征，而栅极绝缘层的厚度则大约为2至5nm或者更小。就此数量的栅极电介质而言，结果是，总体而言，因为漏电流会随着栅极电介质厚度的线性减少而呈指数地增加，所以通过薄栅极电介质的漏电流则可与瞬变电流相当。除了大多数晶体管组件以外，多个被动电容器一般在用作多个目的的集成电路中形成，比如用于去耦合(de-coupling)的目的。因为这些电容器通常在主动半导体区域之中及之上形成，以当作电介质层特征符合同时制造的场效应晶体管的制程规定的第一电容器电极，以及由栅极电极材料形成的第二电容器电极，漏电流的问题会因为这些电容器组件所占有的大芯片面积而明显地恶化。结果，各个电容器会明显促成全部的栅极漏耗损，并因此促成集成电路的全部功率耗损。就需要较小功率耗损的应用，比如可携式、以电池起动的装置而言，大量的静态消耗功率令人无法接受，因此，所谓的双栅极氧化物制程(dual gate oxide processing)通常可用来增加电容器的电介质层的厚度，以此来减少这些组件的漏电流。参考图1a至图1c，现在说明形成具有减少漏电流的电容器的典型公知技术流程。图1a显示在最初制造阶段的半导体装置100的截面图。半导体装置100包含一基板101，例如硅基板，其包括由各自绝缘结构102密封的第一主动半导体区域120与第二主动半导体区域130。第二主动区域130与相对应的绝缘结构102由可能包含光刻胶的掩膜层103遮住。第一主动区域120包含一表面部分104，其具有由105所标示的离子植入所导致的严重晶格破坏(severe lattice damage)。形成图1a所描绘的半导体装置的基本工艺流程包括精密的光学光刻与蚀刻技术，用来界定进一步光刻步骤所产生的绝缘结构102，以将抗蚀剂掩膜103图案化。因为这些制程技术是本领域公知的技术，所以省略其详细说明。接着，以诸如硅、氩、氙及类似物等任何适当的离子来实施离子植入105，其中选定一剂量与能量以在部分104中产生严重晶格破坏，从而在接着实施的氧化制程期间内明显地改变部分104的扩散行为。图1b显示在高级制造阶段中的半导体结构100。实质包含二氧化硅并具有第一厚度122的第一电介质层121形成于第一主动区域120上。具有第二厚度132并包含与第一电介质层121相同材料的第二电介质层131形成于第二主动区域130上。第一与第二电介质层121与131由高温炉制程中的公知氧化作用或者快速热氧化制程所形成。由于表面部分104的严重晶格破坏，所以在该表面部分104中的氧气扩散相对于具有实质完整结晶的硅部分会显然地增强，比如在第二主动区域130中。结果，在第一主动区域120之中与之上的氧化物生长相对于第二主动区域130的生长速率会增加，致使第二厚度132与第一厚度122相差大约0.2至1.0nm，以用于大约1至5nm的第二电介质层131厚度。图1c显示在进一步高级制造阶段里的半导体装置100，其中电容器140形成于第一主动区域120之中及之上，而且场效应晶体管150形成于第二主动区域130之中及之上。晶体管组件150包含栅极电极133，其包括例如高掺杂的多晶硅与金属硅化物部分135。而且，侧壁隔片(sidewall spacer)134邻近栅极电极133的侧壁而形成。各包括金属硅化物部分135的源极与漏极区域136形成于第二主动区域130之中。电容器140包含由与栅极电极133相同的材料所组成的导电部分123，其形成于第一电介质层121上。部分123代表该电容器140的电极。电容器电极123包括金属硅化物部分125，其由侧壁隔片组件124封住。形成晶体管组件150与电容器140的基本工艺流程可能包括以下步骤。多晶硅层可沉积在图1b所示的装置上，通过已知光刻与蚀刻技术而图案化，以产生电容器电极123与栅极电极133。接着，该漏极与源极区域136通过离子植入形成，其中侧壁隔片134与侧壁隔片124被间断地形成，以使得侧壁隔片134的作用如同植入掩膜，以适当地将漏极与源极区域136的掺杂物浓度成形。此后，通过沉积一耐火金属并且开始实施金属与电容器电极123、栅极电极133的底层多晶硅以及漏极与源极区域136的硅之间的化学反应，而将金属硅化物部分125与135形成。从图1c可以看出，相对于具有第二厚度132的相当薄的第二电介质层131所引起的相对应的耗损速率，该第二厚度优化用来提供晶体管150所需的动态性能，那么具有增加的厚度122的第一电介质层121的电容器140则将呈现出明显下降的漏电流速率。虽然该电容器140耗损速率的明显改善可通过上述的公知方法得到，一个决定性的缺陷是由于第一电介质层121厚度的增加，则会使电容器140单位面积电容量明显减少。公知现有技术方法的进一步缺点则是形成第一与第二电介质层121与131的高温氧化制程的必要条件，使得此制程方案不能与形成极薄栅极电介质的替代性方法(比如形成超薄栅极绝缘层的现有沉积方法)兼容。此外，形成表面部分104的离子轰击105(图1a)可能会导致明显的氧化物降解，并且可能会引起第一电介质层121的可靠度问题，从而导致过早的装置失效。有鉴于上述问题，需要一种包括晶体管组件与被动电容器的改善的半导体装置，其中在没有过份不利地影响装置特征的情形下，比如单位面积的电容量，以及在制造该装置期间内的制程兼容性及/或可靠度。
技术实现思路
一般而言，本专利技术针对半导体装置及其相应的制造方法，其中被动电容器包括表现出相当高介电常数的被动电容器，使得当该电介质的厚度可被适当地选出时，单位面积的电容量可能会明显增加，以确保所需的低耗损率。同时，场效应晶体管的栅极绝缘层可根据制程规定与确保该晶体管装置的所需性能的材料而形成。因此，本专利技术是以本专利技术人的概念为基础，亦即是，因为该电容器性能实质不会受到高k电介质与下部主动区域之间界面的载流子迁本文档来自技高网...

【技术保护点】
一种半导体装置，包含：第一主动区域（２２０）与第二主动区域（２３０），其由一电介质绝缘结构（２０２）而彼此隔开；电容器（２４０），其形成于该第一主动区域（２２０）之中及之上，该电容器（２４０）包括形成于该第一主动区域（２２０ ）上的一电介质（２２１Ａ），该电介质（２２１Ａ）具有第一介电常数；以及场效应晶体管（２５０），其形成于该第二主动区域（２３０）之中及之上，该场效应晶体管（２５０）包括一栅极绝缘层（２３１），由具有小于该第一介电常数的第二介电常数的一 材料所形成。

【技术特征摘要】
DE 2002-9-2 10240423.2;US 2003-3-31 10/403,4811.一种半导体装置，包含第一主动区域(220)与第二主动区域(230)，其由一电介质绝缘结构(202)而彼此隔开；电容器(240)，其形成于该第一主动区域(220)之中及之上，该电容器(240)包括形成于该第一主动区域(220)上的一电介质(221A)，该电介质(221A)具有第一介电常数；以及场效应晶体管(250)，其形成于该第二主动区域(230)之中及之上，该场效应晶体管(250)包括一栅极绝缘层(231)，由具有小于该第一介电常数的第二介电常数的一材料所形成。2.如权利要求1所述的半导体装置，其中该电容器(240)的该电介质(221A)包含氧化锆、硅酸锆、氧化铪与硅酸铪的至少其中之一。3.如权利要求1所述的半导体装置，其中该电容器(240)的该电介质(221A)包括一个或更多子层。4.如权利要求1所述的半导体装置，进一步包含配置于该第一主动区域(220)与该电容器(240)的该电介质(221A)之间的一阻障层。5.如权利要求1所述的半导体装置，进一步包含实质上完全地覆盖住该电介质(221A)的表面部分的一阻障层。6.一种半导体装置，包含第一电容组件，形成于第一半导体区域(220)之中及之上；以及第二电容组件，形成于第二半导体区域(230)之中及之上，该第一电容组件包含置于该第一半导体区域(220)与一第一导电层之间的第一电介质(221A)并具有第一厚度(222)，该第二电容组件包含置于该第二半导体区域(230)与第二导电层(232)之间的第二电介质(231)并具有第二厚度(232)；其中该第一电容组件的单位面积电容量等于或者高于该第二电容组件的单位面积电容量，而该第二厚度(232)小于该第一厚度(222)。7.如权利要求6所述的半导体装置，其中该第一电介质(221A)包含氧化锆、硅酸锆、氧化铪与硅酸铪的至少其中之一。8.如权利要求6所述的半导体装置，进一步包含配置于该第一主动区域(220)与该第一电介质(221A)之间的一阻障层。9.如权利要求6所述的半导体装置，进一步包含实质上完全地覆盖住该电介质(221A)的表面部分的一阻障层。10.一种形成半导体装置的方...

【专利技术属性】
技术研发人员：K维乔雷克，G布尔巴赫，T费德尔，
申请(专利权)人：先进微装置公司，
类型：发明
国别省市：US[美国]