新型沟槽IGBT半导体器件制造技术

本实用新型专利技术提供了一种新型沟槽IGBT半导体器件，包括衬底，以及在所述衬底上依次外延形成的基区、阱区、源区，并且在所述基区和所述阱区中还设有多个真沟槽栅单元，以及设置于相邻所述真沟槽栅单元之间的假沟槽栅单元，其中，每个所述真沟槽栅单元两侧分别设有源区，并且在每个所述真沟槽栅单元和每个所述假沟槽栅单元底部还设有底部掺杂区。本实用新型专利技术能够实现局部超结结构以提高击穿电压，并能够实现结构厚度的降低以减小压降，从而能够减小电容面积和密勒电容，保证器件的性能。保证器件的性能。保证器件的性能。

【技术实现步骤摘要】
新型沟槽IGBT半导体器件


[0001]本技术涉及半导体
，具体涉及一种新型沟槽IGBT半导体器件。

技术介绍

[0002]目前，功率器件高功率密度、不断小型化是一个大趋势，例如，IGBT芯片也需要进一步提高功率密度。通常为提高IGBT芯片的功率密度做法，一般采用精细化元胞设计，增加沟槽的密度，以达到增加电流密度的目的，但是，因为沟槽密度的增加，往往导致电容面积和密勒电容的增加，从而影响芯片性能。

技术实现思路

[0003]本技术旨在至少在一定程度上解决上述技术中的技术问题之一。为此，本技术的目的在于提出一种新型沟槽IGBT半导体器件，能够实现局部超结结构以提高击穿电压，并能够实现结构厚度的降低以减小压降，从而能够减小电容面积和密勒电容，保证器件的性能。
[0004]为达到上述目的，本技术实施例提出了一种新型沟槽IGBT半导体器件，包括衬底，以及在所述衬底上依次外延形成的基区、阱区、源区，并且在所述基区和所述阱区中还设有多个真沟槽栅单元，以及设置于相邻所述真沟槽栅单元之间的假沟槽栅单元，其中，每个所述真沟槽栅单元两侧分别设有源区，并且在每个所述真沟槽栅单元和每个所述假沟槽栅单元底部还设有底部掺杂区。
[0005]根据本技术实施例提出的新型沟槽IGBT半导体器件，通过设置衬底，以及在衬底上依次外延形成的基区、阱区、源区，并且在基区和阱区中还设有多个真沟槽栅单元，以及设置于相邻真沟槽栅单元之间的假沟槽栅单元，其中，在每个真沟槽栅单元和每个假沟槽栅单元底部还设有底部掺杂区，由此，能够实现局部超结结构以提高击穿电压，并能够实现结构厚度的降低以减小压降，从而能够减小电容面积和密勒电容，保证器件的性能。
[0006]另外，根据本技术上述实施例提出的新型沟槽IGBT半导体器件还可以具有如下附加的技术特征：
[0007]根据本技术的一个实施例，所述底部掺杂区的宽度与对应的所述真沟槽栅单元或所述假沟槽栅单元的宽度相同。
[0008]根据本技术的一个实施例，所述底部掺杂区位于所述基区内。
[0009]根据本技术的一个实施例，所述底部掺杂区为P+型掺杂区。
[0010]根据本技术的一个实施例，所述衬底为N型衬底。
[0011]根据本技术的一个实施例，所述基区为N
+
基区。
[0012]根据本技术的一个实施例，所述阱区为P型阱区。
[0013]根据本技术的一个实施例，所述源区为N
+
源区。
附图说明
[0014]图1为本技术实施例的新型沟槽IGBT半导体器件的结构示意图；
[0015]图2为本技术一个实施例的新型沟槽IGBT半导体器件的结构示意图；
[0016]图3为现有技术的IGBT半导体器件的纵向电场分布示意图；
[0017]图4为本技术一个实施例的新型沟槽IGBT半导体器件的纵向电场分布示意图；
[0018]图5为本技术一个实施例的新型沟槽IGBT半导体器件的PW大角度注入示意图。
具体实施方式
[0019]下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0020]图1为本技术实施例的新型沟槽IGBT半导体器件的结构示意图。
[0021]如图1所示，本技术实施例的新型沟槽IGBT半导体器件，包括衬底10，以及在衬底10上依次外延形成的基区20、阱区30、源区40，并且在基区20和阱区30中还设有多个真沟槽栅单元50，以及设置于相邻真沟槽栅单元50之间的假沟槽栅单元60，其中，每个真沟槽栅单元50两侧分别设有源区40，并且在每个真沟槽栅单元50和每个假沟槽栅单元60底部还设有底部掺杂区70。
[0022]具体地，如图1所示，每个真沟槽栅单元50和每个假沟槽栅单元60可通过底部设有的底部掺杂区70与基区20的底部相连，由此，能够实现局部超结结构以提高击穿电压，并能够实现结构厚度的降低以减小压降，从而能够减小电容面积和密勒电容。
[0023]进一步地，如图2所示，本技术实施例的新型沟槽IGBT半导体器件还可包括缓冲区80和集电区90，即图2所示的N
+
缓冲区80和P
+
集电区90，其中，缓冲区80可用于减小饱和压降和缩短开关时间。具体地，缓冲区80可为N型SIC缓冲区，此外，在本技术的其他实施例中，缓冲区80还可设置为其他类型，例如，缓冲区80可为P型SIC缓冲区，在此不做限定。
[0024]在本技术的一个实施例中，衬底10可为N型衬底，具体地，N型衬底10可为N型单晶硅衬底。此外，在本技术的其他实施例中，衬底10还可为其他半导体材料，例如多晶硅或非晶结构的硅，此外，还可为包括混合的半导体结构，例如碳化硅、合金半导体或其组合，在此不做限定。
[0025]在本技术的一个实施例中，如图1和图2所示，基区20可为N
+
基区，可外延形成与衬底10上，进一步地，在基区20上还可外延形成阱区30，例如P型阱区，即PW阱区，在阱区30上还可外延形成源区40，例如N+源区。
[0026]在本技术的一个实施例中，如图1和图2所示，底部掺杂区70可为P+型掺杂区，并且底部掺杂区70的宽度与对应的真沟槽栅单元50或假沟槽栅单元60的宽度相同，此外，底部掺杂区70的底部最大可延伸至基区20底部，以保证底部掺杂区70位于基区20内。其中，基区20的掺杂浓度和深度可根据需要进行增加，由此，能够使底部掺杂区呈现纵向延伸和横向收拢的特点，并且，通过基区的掺杂浓度和底部掺杂区的掺杂浓度之间的匹配，还能够
减小纵向电场的斜率。
[0027]具体地，结合图3和图4所示，基于本技术实施例提出的新型沟槽IGBT半导体器件，可减小纵向电场的斜率，从而能够提高结构的击穿电压，为降低结构厚度提供了可能，从而能够进一步实现结构的小型化。
[0028]基于上述结构可构成本技术实施例的新型沟槽IGBT半导体器件，下面将结合上述结构阐述本技术实施例的新型沟槽IGBT半导体器件的制作流程。
[0029]本技术实施例的新型沟槽IGBT半导体器件制备方法，具体如下：1，GR，即场限环注入及推结；2，基区注入及推结，具体可在N型衬底上注入离子外延形成N
+
基区，并且N
+
基区的浓度和结深可根据实际需要进行调节；3，沟槽刻蚀，具体可在N
+
基区进行真沟槽栅单元和假沟槽栅单元的刻蚀；4，阱区大角度注入，具体可在沟槽侧壁注入P形成P型阱区；5，栅氧化层；6，底部掺杂区注入，具体可采用0
°...

【技术保护点】

【技术特征摘要】
1.一种新型沟槽IGBT半导体器件，其特征在于，包括衬底，以及在所述衬底上依次外延形成的基区、阱区、源区，并且在所述基区和所述阱区中还设有多个真沟槽栅单元，以及设置于相邻所述真沟槽栅单元之间的假沟槽栅单元，其中，每个所述真沟槽栅单元两侧分别设有源区，并且在每个所述真沟槽栅单元和每个所述假沟槽栅单元底部还设有底部掺杂区。2.根据权利要求1所述的新型沟槽IGBT半导体器件，其特征在于，所述底部掺杂区的宽度与对应的所述真沟槽栅单元或所述假沟槽栅单元的宽度相同。3.根据权利要求2所述的新型沟槽IGBT半导体器件，其特征在于，所述...

【专利技术属性】
技术研发人员：戚丽娜，张景超，井亚会，俞义长，赵善麒，
申请(专利权)人：江苏宏微科技股份有限公司，
类型：新型
国别省市：