在基板上制造多层器件的方法和系统技术方案

一种用于制造垂直微机电器件的方法，该方法包括以下步骤：　　　　提供一整体基板；　　　　在该基板上选择性地建立强粘结区域和弱粘结区域；　　　　提供垂直承载于该基板上的第一粘结半导体层；　　　　在该第一粘结半导体层上建立一电极，该电极对应于所述弱粘结区域；　　　　建立一配置成与该电极相对的可激励元件；　　　　从该整体基板移除该第一半导体层；以及　　　　将该第一半导体层粘结到一第二半导体层。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术有关于在基板上制造多层有源器件的方法和系统，特别是关于一种在半导体基板上制造垂直集成电路、微机电器件和微流体器件。
技术介绍
对于更快速而更便宜的集成电路的需求持续增加。莫尔定律推测每平方英时的晶体管数量会以每年双倍的比率成长。然而，当传统的二维空间(或平面)的芯片制造方法已达到极限，为了要实现莫尔定律的预言，势必要革新技术以扩展芯片制造的新领域。直至目前为止，大部分所遭遇到对更密集的集成电路的需求来自于在制造于相对平面结构上持续缩小的有源器件。即，二维芯片制造已然是为半导体制造的普遍方法。大多数的半导体设备被制造在一个平面的单晶半导体基板中。而此方式对于垂直积设到三维空间实非常有限。当濒临二维芯片制造空间的极限时，效能上的主要突破将往三维空间芯片制造发展(即，在z方向上的芯片制造)。将微器件垂直积设或堆栈到同一封装内，是一种减小封装体积、增加电路密度、节省基板空间、以及增加效能和功能性的相当吸引人的方法。缩减内部芯片的延迟与耗电量为堆栈积设的两种优势。如果这些器件变薄并且堆栈在彼此的顶部上，在成本与电路密度方面的优势将巨幅增加。而在IC(集成电路)和MEMS(微机电系统)两制程中，硅晶片第三维空间绝大部分尚未开发。目前产业上所用的二维器件垂直堆栈的方法，一般为芯片-标度法且需仰赖磨的动作来使晶片变薄。大多数的方法仰赖利用通孔、堆栈母子芯片、或打线粘结的互联方式。目前的方法皆具有关于封装大小、成本、可靠度、和产量冲击的限制。尽管困难，堆栈器件以达成三维空间的整合被发现是可行的，尤其是在结合微机电系统(MEMS)和应用导向集成电路(ASIC)控制器的方面。堆栈个别芯片的高密度内存封装已被发现许多特定的应用。IBM的美国专利No.6,355,501揭示了一种制造三维集成电路总成的方法，主要关于芯片规模。其中揭示的总成是由在绝缘体上的三维堆栈硅(SOI)芯片所组成，并揭示了一种形成此种集成电路总成的方法。每一个SOI芯片包括一个取置部(handler)来对第一金属化图案作机械接触以与一半导体器件做电气接触。该金属化图案依次接触设置在半导体设备的一相反表面上的第二个金属化图案。在此揭示的方法包括步骤有a)使一基板在其一第一表面上具有一第三金属化图案；b)藉使SOI芯片的第二金属化图案与基板的第三金属化的图案电气接触，使基板第一表面的其中一SOI芯片在基板的第一表面对齐；c)从该SOI芯片移除取置部，暴露出SOI芯片的第一金属化图案；d)使第二个SOI芯片和第一SOI芯片对齐，让第二SOI芯片的第二金属化图案与第一SOI芯片被暴露出的第一金属化图案电气接触；以及e)反复的步骤c)和d)来一个叠在一个上地装设后续SOI芯片。然而，此参考资料揭示的方法可碍于成本昂贵而功能有限。在上述美国专利No.6,355,501中所揭示的方法的关键缺点在于其申请人所强调的在一个晶片规模上形成三维电路导致低生产率。此外，对准每个芯片被视为是妨碍晶片规模堆栈的重要问题。每个芯片的堆栈步骤包括对准欲彼此粘结的层体。必须具有透明的粘着物和窗口才能够光学地存取在两个欲相粘结的表面上的对准标记。此外，取置部对于对准标记必须是可通透的。其它的缺点与后续的重复方法步骤的数量有关。依照其中的描述，为达到堆栈层体间的电气接触，当它被堆栈而且对齐的时候，各层体间进行一个焊料回流步骤。在再回流之后，芯片堆栈是边缘粘结的。又，在后来的层可被粘结之前，取置部一定要以粘除(用激光或其它的热气)、抛光、及其它的准备步骤移除。最后，过量基板以磨除或者蚀去来移除。这些不利条件导致成本和功能性有关的缺点。伴随磨除的费用损失、繁琐的后续步骤、防碍晶片规模堆栈的芯片规模，而之中晶片规模众所皆知可减少成本，欲克服在晶片上的产量问题于是回归到芯片规模的问题上、层数限制造成较多数量的堆栈，堆栈一定要在其它的堆栈上堆栈、由于后续堆栈量与互联有关使得整体的产量减少、多重再回流流量可损及其它的层。而功能性的不利条件包括缺乏诊断、缺乏互联变化性、有限的互联空间、大型堆栈有限的可寻址性，特别是内存堆栈、没有整合噪声屏蔽的能力、没有整合散热的能力、没有接地平面的能力、及层体数量之限。美国加利福尼亚州欧文的Irvine Sensors公司以及IBM公司已采用实施一种三维封装。不连续的晶粒利用边缘隆起方法被堆栈及互联。已知良品晶粒(KGD)被变薄。晶粒边缘的焊料泵在用于对齐及互联连堆栈的晶粒。一晶粒是放在一个环氧基树脂矩阵中。环氧基树脂帮助对齐不同尺寸的晶粒，而且被用为互联表面。个体堆栈和晶粒的互联以及KGD的需求，导致这是一种非常贵的制造方法。另一个已知采用三维封装的是Cubic Memory公司，该公司通过施用布置在整个晶片上的数层聚硫亚氨绝缘体层的金的互联路径，制造出高密度堆栈内存模块。然而，堆栈与垂直互联仍然在一个个别的芯片规模上。又另一种已采行的三维封装实施例是由美国加利福尼亚州圣约瑟的Tessera公司与英特尔公司一同针对芯片-规模所开发，通过透过微球栅数组将芯片粘着到适应性基板上的堆栈封装，而z向折叠在它本身之上的芯片加载带。Ziptronix公司显然地正在发展晶片规模堆栈的IC。其着眼于挑战对准、压力管理、热管理、高密度、以及生产率。如同上面所举例说明，可行的垂直积设方法尚有各种不同的缺陷。一种基本缺陷来自于生产率损失。当今市场上所有器件堆栈方式均为晶粒-规模。准备个别的晶粒、对齐、堆栈、乃至于连接。如此的方法很贵，且堆栈的产量损失是为层体中每个器件的混合产量损失。便宜的器件有时可容忍增加的产量损失，像是SRAM堆栈等。但是当在堆栈较贵的器件时，解决手段为使用一已知良品晶粒(KGD)。KGD意指，经烧入和测试的各未包装晶粒。此外，堆栈需要在每层完成后经电气测试。此处理过程所须费用非常贵，且主要应用已经被限制在高阶的使用者，像是军队和卫星技术。另一传统垂直积设的不利条件肇于晶粒规模的技术有限。除了Ziptronix尚未达到市场的方式外，所有的方法都是堆栈器件于一晶粒规模上。晶片规模制造显著的经济优势以这些技术是完全作不到的。处理和测试个别晶粒的高费用限制这些方法用于高阶应用。在整个传统制造程序中形成电路的另一已知问题是支撑在一个基板上的取置部的需求。在进行处理的时候，基板须提供机械性支撑和热稳定度。被处理的基板因而必须足够厚以抵抗恶劣的处理环境，包括高压、温度、以及化学与能量暴露。而如果寻求活性的薄膜器件则需要更进一步的处理。在一个足够厚的基板上形成电路或其它的结构来抵抗处理后采取一种处理方式，即以机械的方法移除基板的厚度。机械的方法，诸如切断或研磨等，浪费整体的资源和人力。切断或磨除的材料通常不可回收，即使是可回收的，在重复使用之前一定需要历经更进一步的处理。此外，变薄的基板通常受制于抛光或其它的方法来平滑表面。其它的技术包括在器件制造之前在基板上形成一蚀刻停止层结构。然而，基板典型上仍然在一选择的蚀刻步骤之前被磨除机械式移除，该步骤一般蚀刻基板到蚀刻停止层。所有的这些技术造成时间和资源的浪费，以及令人挂心的品质控制。要形成薄膜器件的另一种技术利用离子植入方法。离子植入的一种普遍利用是形成数层薄的半导体材料。举例来说，此方法被揭示在专利申请EP 0本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种用于制造垂直微机电器件的方法，该方法包括以下步骤提供一整体基板；在该基板上选择性地建立强粘结区域和弱粘结区域；提供垂直承载于该基板上的第一粘结半导体层；在该第一粘结半导体层上建立一电极，该电极对应于所述弱粘结区域；建立一配置成与该电极相对的可激励元件；从该整体基板移除该第一半导体层；以及将该第一半导体层粘结到一第二半导体层。2.如权利要求1所述的方法，进一步包括使该第一半导体层对齐具有设置位置相同的电极的该第二半导体。3.如权利要求2所述的方法，其中该对齐步骤是机械式对齐。4.如权利要求2所述的方法，其中该对齐步骤是光学式对齐。5.如权利要求1所述的方法，进一步包括以下步骤在该第二半导体层上建立一电极。6.如权利要求5所述的方法，其中该第二半导体层在该弱粘结区域上具有半导体器件部分。7.如权利要求1所述的方法，其中该强粘结区域与该弱粘结区域的面积比率大于1。8.如权利要求1所述的方法，其中该强粘结区域与该弱粘结区域的粘结强度比率大于1。9.如权利要求1所述的方法，进一步包括以下步骤将该第一半导体层与该第二半导体层互联。10.如权利要求9所述的方法，其中该互联的步骤实施于所述半导体层的边缘。11.如权利要求10所述的方法，其中该互联的步骤是电气地耦接。12.如权利要求10所述的方法，其中该互联的步骤是光学地耦接。13.如权利要求9所述的方法，其中该互联的步骤是垂直穿越所述半导体层实施的。14.如权利要求5所述的方法，进一步包括以下步骤从该整体基板移除该第二半导体层；以及粘结该第二半导体层至该第一半导体层。15.如权利要求1所述的方法，进一步包括以下步骤提供一垂直地承载于该整体基板上的第N半导体层，该第N半导体层具有强粘结区域和弱粘结区域；在该第N半导体层上建立电极，该电极对应于该弱粘结区域；从该整体基板移除该第N半导体层；以及将该第N半导体层粘结到第N-1半导体层。16.如权利要求15所述的方法，其中由N个半导体层中的任何两层形成微机电系统器件。17.如权利要求1所述的方法，进一步包括以下步骤切割粘结半导体层来形成一个或多个晶粒。18.如权利要求17所述的方法，进一步包括以下步骤于该切割步骤之后互联粘结半导体层。19.如权利要求18所述的方法，进一步包括以下步骤在所述一个或多个晶粒的边界上形成边缘连接器。20.如权利要求19所述的方法，其中所述边缘连接器用作为判断个别晶粒层的健康状况的诊断导体。21.一种垂直微机电系统器件，其包括在一晶片上的一整体基板；垂直承载于该基板上的一第一选择粘结半导体层，该粘结半导体层包含弱粘结区域和强粘结区域；垂直承载于该第一选择粘结半导体层上的一第二选择粘结半导体层；其中一电极与一可激励元件被建立在该弱粘结区域处或在该弱粘结区域上；该电极与该可激励元件配置成彼此相对；以及该电极与该可激励元件垂直地跨越该第一选择粘结半导体层及该第二选择粘结半导体层。22.一种形成于晶粒上的垂直微机电系统器件，其包括在一晶片上的一整体基板；垂直承载于该基板上的一第一选择粘结半导体层，该粘结半导体层包含弱粘结区域和强粘结区域；垂直承载于该第一选择粘结半导体层上的一第二选择粘结半导体层；其中一元件与一可激励元件被建立在该弱粘结区域处或在该弱粘结区域上；该元件与该可激励元件垂直地跨越该第一选择粘结半导体层及该第二选择粘结半导体层；以及该晶粒是由切割所述粘结半导体层而形成的。23.如权利要求22所述的器件，其中该晶粒绕其本身垂直轴旋转而形成一布线堆栈。24.如权利要求1所述的方法，其中该整体基板包括一埋设的氧化物层。25.如权利要求24所述的方法，其中该埋设的氧化物层是通过离子注入而形成的。26.一种用于制造多层微流体器件的方法，其包括以下步骤提供一整体基板；在该基板上选择性地建立强粘结区域和弱粘结区域；提供垂直承载于该基板上的第一粘结层；在该第一粘结层上建立一端口，该端口对应于该弱粘结区域；建立一机械性地耦接至该端口的通道；从该整体基板移除该第一层；以及粘结该第一层至一第二层。27.如权利要求26所述的方法，进一步包括以下步骤使该第一半导体层对齐具有设置位置相同的端口的该第二半导体。28.如权利要求27所述的方法，其中该对齐步骤是机械式对齐。29.如权利要求27所述的方法，其中该对齐步骤是光学式对齐。30.如权利要求26所述的方法，进一步包括以下步骤在该第二层上建立一端口。31.如权利要求30所述的方法，其中该第二层在该弱粘结区域上具有微流体器件部分。32.如权利要求26所述的方法，其中该强粘结区域与该弱粘结区域的面积比率大于1。33.如权利要求26所述的方法，其中该强粘结区域与该弱粘结区域的粘结强度比率大于1。34.如权利要求26所述的方法，进一步包括以下步骤使该第一层与该第二层互联。35.如权利要求34所述的方法，其中该互联的步骤实施于该第一和第二层的边缘。36.如权利要求35所述的方法，其中该互联的步骤是垂直穿越该第一和第二层实施的。37.如权利要求34所述的方法，进一步包括以下步骤从该整体基板移除该第二层；以及将该第二层粘结到该第一层。38.如权利要求26所述的方法，进一步包括以下步骤提供垂直地承载于该整体上的第N层，该第N层具有强粘结区域和弱粘结区域；在该第N层上建立一端口，该端口对应于该弱粘结区域；从该整体基板移除该第N层；以及粘结该第N层至一第N-1层。39.如权利要求38所述的方法，其中由N层中的任两层形成微流体器件。40.如权利要求26所述的方法，进一步包括以下步骤切割该粘结区层来形成一个或多个晶粒。41.如权利要求40所述的方法，进一步包括以下步骤在该切割步骤后互联所述粘结层。42.如权利要求41所述的方法，进一步包括以下步骤在所述一个或多个晶粒的边界上形成边缘连接器。43.如权利要求42所述的方法，其中该边缘连接器用作为判断个别晶粒层的健康状况的诊断导体44.如权利要求26所述的方法，其中该整体基板包括一埋设的氧化层。45.如权利要求44所述的方法，其中该埋设的氧化层是通过离子注入而形成的。46.一种多层微流体器件，其包括在一晶片上的一整体基板；垂直承载于该基板上的一第一选择粘结层，该粘结层包含弱粘结区域和强粘结区域；垂直承载于该第一选择粘结层上的一第二选择粘结层；其中解构端口和解构通道建立于所述弱粘结区域处或在所述弱粘结区域上；以及所述端口及所述通道垂直地跨越该第一选择粘结层与该第二选择粘结层。47.一种形成在晶粒上的多层微流体器件，其包括在一晶片上的一整体基板；垂直承载于该基板上的一第一选择粘结层，该粘结层包含弱粘结区域和强粘结区域；垂直承载于该第一选择粘结层上的一第二选择粘结层；其中解构端口和解构通道建立于所述弱粘结区域处或在所述弱粘结区域上；所述端口及所述通道垂直地跨越该第一选择粘结层与该第二选择粘结层；以及该晶粒是由切割所述粘结半导体层而形成的。48.如权利要求47所述的器件，其中该晶粒绕其垂直轴旋转而形成一堆栈。49.一种制造垂直集成电路的方法，该方法包括以下步骤提供一整体基板；在该基板上选择地建立强粘结区域和弱粘结区域；提供一垂直地承载于该基板上的第一粘结半导体层；在该第一粘结半导体层上建立半导体器件部分，该半导体器件部分对应于该弱粘结区域；从该整体基板移除该第一半导体层；以及将该第一半导体层粘结到一第二半导体层。50.如权利要求49所述的方法，进一步包括以下步骤将该第一半导体层与具有设置位置相同的半导体器件部分的该第二半导体层对齐。51.如权利要求50所述的方法，其中该对齐步骤是机械性对齐。52.如权利要求50所述的方法，其中该对齐步骤是光学对齐。53.如权利要求49所述的方法，进一步包括以下步骤在该第二半导体层上建立半导体器件部分。54.如权利要求53所述的方法，其中该第二半导体层在该弱粘结区域上具有半导体器件部分。55.如权利要求49所述的方法，其中该强粘结区域与该弱粘结区域的面积比率大于1。56.如权利要求49所述的方法，其中该强粘结区域与该弱粘结区域的粘结强度比率大于1。57.如权利要求49所述的方法，进一步包括以下步骤将该第一半导体层与该第二半导体层互联。58.如权利要求57所述的方法，其中该互联的步骤实施于所述半导体层的边缘。59.如权利要求58所述的方法，其中该互联的步骤是电气地耦接。60.如权利要求58所述的方法，其中该互联的步骤是光学地耦接。61.如权利要求57所述的方法，其中该互联的步骤是垂直穿越所述半导体层实施的。62.如权利要求53所述的方法，进一步包括以下步骤从该整体基板移除该第二半导体层；以及将该第二半导体层粘结到该第一半导体层。63.如权利要求49所述的方法，进一步包括以下步骤提供一垂直地承载于该整体基板上的第N半导体层，该第N半导体层具有强粘结区域和弱粘结区域；在该第N半导体层上建立半导体器件部分，该半导体器件部分对应于该弱粘结区域；从该整体基板移除该第N半导体层；以及将该第N半导体层粘结到第N-1半导体层。64.如权利要求63所述的方法，其中由N个半导体层中的任何两层形成有源半导体元件。65.如权利要求49所述的方法，进一步包括以下步骤切割粘结半导体层来形成一个或多个晶粒。66.如权利要求65所述的方法，进一步包括以下步骤于该切割步骤之后互联粘结半导体层。67.如权利要求66所述的方法，进一步包括以下步骤在所述一个或多个晶粒的边界上形成边缘连接器。68.如权利要求67所述的方法，其中所述边缘连接器用作为判断个别晶粒层的健康状况的诊断导体。69.如权利要求49所述的方法，其中该整体基板包括一埋设的氧化物层。70.如权利要求...

【专利技术属性】
技术研发人员：萨迪克·M·法里斯，
申请(专利权)人：瑞威欧公司，
类型：发明
国别省市：