本发明专利技术披露存储单元连同其阵列及操作方法，上述这些存储单元包含：半导体基板，其具有设置于该基板的表面下且由通道区分离的源极区及漏极区；隧道介电结构，其设置于该通道区上，该隧道介电结构包含具有小空穴穿隧势垒高度的至少一层；电荷储存层，其设置于该隧道介电结构上；绝缘层，其设置于该电荷储存层上；及栅极电极，其设置于该绝缘层上。
【技术实现步骤摘要】
本申请案根据且在35U.S.C.§119(e)条款下主张2005年1月3日申请的美国专利临时申请案第60/640,229号；2005年1月27日申请的美国专利临时申请案第60/647,012号；2005年6月10日申请的美国专利临时申请案第60/689,231号；及2005年6月10日申请的美国专利临时申请案第60/689,314号的优先权，上述各专利的全部内容在此以引用方式全数并入。
技术介绍
非易失性存储器(NVM)指即使当含有NVM单元的元件移走电力供应时亦能持续储存信息的半导体存储器。NVM包括掩膜只读存储器(Mask ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、及快闪存储器。非易失性存储器广泛地使用于半导体产业且经发展以防止已编程数据损失的一类存储器。通常非易失性存储器可根据元件的终端使用者需求加以编程、读取及/或擦除，且该已编程的数据可储存达一段长时间。一般而言，非易失性存储元件可具有各种设计。NVM单元的设计的一个示例性实施例是所谓SONOS(硅-氧化物-氮化物-氧化物-硅)元件，其可使用薄隧道氧化层，以提供空穴直接穿隧擦除操作。虽然这些设计可具有良好的擦除速率，但数据保持通常较差，部分是因为即使在存储元件的保持状态期间可能存在的低电场强度下亦会发生直接穿隧。另一NVM设计是NROM(氮化只读存储器)，其使用较厚的隧道氧化层以在保持状态期间防止电荷损失。然而，较厚的隧道氧化层可能影响通道擦除速率。结果，能带间穿隧热空穴(BTBTHH)擦除方法可用来注入空穴陷阱以补偿电子。然而，BTBTHH擦除方法可能产生一些可靠性问题。例如，利用BTBTHH擦除方法的NROM元件的特征可能在多次P/E(编程/擦除)循环后退化。因此，在此项技术中存在对以改进的数据保持性能及增加操作速率来操作多次(编程/擦除/读取)的非易失性存储单元设计及阵列的需要。
技术实现思路
本专利技术关于非易失性存储元件，且更明确言是关于包括隧道介电结构的非易失性存储元件，其促进自收敛擦除操作，同时亦在保持状态期间维持存储元件的电荷储存层中的电荷保持。本专利技术的一具体实施例包括存储单元，其包含半导体基板，其具有设置于该基板的表面下且由通道区分离的源极区及漏极区；隧道介电结构，其设置于该通道区上，该隧道介电结构包含具有小空穴穿隧势垒高度的至少一层；电荷储存层，其设置于该隧道介电结构上；绝缘层，其设置于该电荷储存层上；及栅极电极，其设置于该绝缘层上。本专利技术另一具体实施例包含存储单元，其包含半导体基板，其具有设置于该基板的表面下且由通道区分离的源极区及漏极区；多层隧道介电结构，其设置于该通道区上，该多层隧道介电结构包含具有小空穴穿隧势垒高度的至少一层；电荷储存层，其设置于该多层隧道介电结构上；绝缘层，其设置于该电荷储存层上；及栅极电极，其设置于该绝缘层上。在一些较佳具体实施例中，设置有小空穴穿隧势垒高度的层可含有诸如氮化硅(Si3N4)或氧化铪(HfO2)的材料。在本专利技术一些较佳具体实施例中，上述这些存储单元包括具有多层的隧道介电结构，例如氧化硅、氮化硅及氧化硅(ONO)的堆叠介电质三层结构。这些隧道介电结构提供SONONOS(硅-氧化物-氮化物-氧化物--化物-氧化物-硅)或超晶格SONONOS设计。在本专利技术一些较佳具体实施例中，该隧道介电结构可包含至少两层介电层，各层具有至高达约4纳米的厚度。此外，在本专利技术一些较佳具体实施例中，该栅极电极包含功函数值大于N+多晶硅的材料。在一些较佳具体实施例中，该隧道介电结构可包括一层包含具有小空穴穿隧势垒高度的材料，其中该材料以浓度梯度出现在该层中，以使该材料的浓度在该层内的深点处是最大值。本专利技术亦包括非易失性存储元件，其包含依据在此所述的一个或多个具体实施例的多个存储单元(即阵列)。如在此所用，“多个”指两个或两个以上。依据本专利技术的存储元件显现明显改进的操作性质，包括增加擦除速率、改进电荷保持及更大的操作窗口。本专利技术亦包括操作非易失性存储单元及阵列的方法。依据本专利技术的操作方法包括通过应用自收敛方法以使存储元件的Vt分布紧凑而重设该存储元件；通过通道+FN注入对上述这些存储元件至少其中一个编程；及通过施加在上述这些存储元件至少其中一个的擦除状态电平和编程状态电平间的电压，以读取上述这些存储元件至少其中一个。如在此所用，名词“紧凑”是指使在一阵列的许多存储单元中的临限电压分布变窄。一般而言，临限电压分布“紧凑”是其中若干单元的临限电压彼此在一狭窄范围内，以使该阵列的操作比公知设计改进。例如，在一些较佳具体实施例中，如在包含依据本专利技术的一个或多个具体实施例中的存储单元的NAND阵列中，“紧凑”的临限电压分布指示各种存储单元的临限电压彼此是在0.5V范围内。在其它使用依据本专利技术的存储单元的阵列架构中，该“紧凑”临限电压分布可具有从上限到下限约1.0V的范围。依据本专利技术的操作方法的具体实施例包括操作依据本专利技术的阵列，其通过施加自收敛重设/擦除电压至欲重设/擦除的各存储单元中的基板与栅极电极；对该多个存储单元至少其中一个编程；及通过施加在上述这些存储元件中至少其中一个的擦除状态电平和编程状态电平间的电压，以读取该多个存储单元中至少其中一个。本专利技术亦包括形成存储单元的方法，其包含提供半导体基板，其具有形成于该基板的表面下且由通道区分离的源极区及漏极区；形成隧道介电结构在该通道区上，其中形成该隧道介电结构包含形成至少两层介电层，其中该至少两层介电层其中一层具有比该至少两层介电层另一层还小的空穴穿隧势垒高度；在该隧道介电结构上形成电荷储存层；在该电荷储存层上形成绝缘层；及在该绝缘层上形成栅极电极。如在此所用，词组“小空穴穿隧势垒高度”一般是指小于或等于二氧化硅的近似空穴穿隧势垒高度的值。尤其小空穴穿隧势垒高度最好是小于或等于约4.5eV。更佳的是小空穴穿隧势垒高度是小于或等于约1.9eV。附图说明当结合各附图而阅览时，即可更佳了解本专利技术之前披露的摘要以及上文的详细说明。为达本专利技术的说明目的，各附图里表示有现属较佳的各具体实施例。然应了解本专利技术并不限于所表示的精确排列方式及设备装置。在各附图中图1a及1b分别是依据本专利技术一具体实施例的N通道存储单元，及依据本专利技术一具体实施例的P通道存储单元的断面示意图；图2是依据本专利技术一具体实施例的隧道介电结构在各种编程方法下的临限电压(电荷陷获容量)的示意图；图3是依据本专利技术一具体实施例的SONONOS存储单元的临限电压在擦除期间随时间改变的示意图；图4是依据本专利技术一具体实施例的SONONOS存储单元的临限电压在保持期间随时间改变的示意图；图5a-5e是依据本专利技术各种具体实施例的ONO隧道介电结构的能带图；图6是用于三种不同隧道介电结构的空穴穿隧电流相对于电场强度的示意图；图7a是依据本专利技术一具体实施例的存储单元在各种类型的编程后的擦除期间随时间改变的临限电压的示意图；图7b是依据本专利技术一具体实施例具有铂栅极的存储单元在擦除期间随时间改变的临限电压的示意图；图7c及7d是有关图7b中的存储单元的电容相对于电压的示意图；图8是依据本专利技术一具体实施例的存储单元在各种操作条件下于许多编程/擦除循环过程中本文档来自技高网...
【技术保护点】
一种存储单元，其特征是包含： 半导体基板，其具有设置于该基板的表面下且由通道区分离的源极区及漏极区； 隧道介电结构，其设置于该通道区上，该隧道介电结构包含具有小空穴穿隧势垒高度的至少一层； 电荷储存层，其设置于该隧道介电结构上； 绝缘层，其设置于该电荷储存层上；及 栅极电极，其设置于该绝缘层上。
【技术特征摘要】
US 2005-1-3 60/640,2291.一种存储单元，其特征是包含半导体基板，其具有设置于该基板的表面下且由通道区分离的源极区及漏极区；隧道介电结构，其设置于该通道区上，该隧道介电结构包含具有小空穴穿隧势垒高度的至少一层；电荷储存层，其设置于该隧道介电结构上；绝缘层，其设置于该电荷储存层上；及栅极电极，其设置于该绝缘层上。2.根据权利要求1所述的存储单元，其特征是该隧道介电结构包含至少两层介电层，各层具有至多达约4纳米的厚度。3.根据权利要求1所述的存储单元，其特征是该隧道介电结构包含第一氧化硅层、在该第一氧化硅层上的第一氮化硅层、及在该第一氮化硅层上的第二氧化硅层。4.根据权利要求1所述的存储单元，其特征是该电荷储存层包括从由氮化硅、Al2O3及HfO2组成的族中选出的至少一种材料。5.根据权利要求1所述的存储单元，其特征是该绝缘层包含氧化硅。6.根据权利要求1所述的存储单元，其特征是该隧道介电结构具有可忽略的陷获效率。7.一种存储器阵列，其特征是包含多个如权利要求1所述的存储单元。8.根据权利要求7所述的存储器阵列，其特征是该多个存储单元中至少两个存储单元是由浅沟渠隔离及绝缘物上硅隔离中的至少其中一种彼此分离。9.根据权利要求7所述的存储器阵列，其特征是该存储器阵列包含至少两条字线、至少两条位线及至少一条源极线。10.根据权利要求7所述的存储器阵列，其特征是该存储器阵列包含至少一个位线选择晶体管，其耦合至对应位线。11.根据权利要求7所述的存储器阵列，其特征是该存储器阵列包含至少一个源极线选择晶体管，其耦合至对应源极线。12.根据权利要求7所述的存储器阵列，其特征是该基板包含至少一对用于该存储元件的浅接面。13.一种存储单元，其特征是包含半导体基板，其具有设置于该基板的表面下且由通道区分离的源极区及漏极区；多层隧道介电结构，其设置于该通道区上，该多层隧道介电结构包含具有小空穴穿隧势垒高度的至少一层；电荷储存层，其设置于该多层隧道介电结构上；绝缘层，其设置于该电荷储存层上；及栅极电极，其设置于该绝缘层上。14.根据权利要求13所述的存储单元，其特征是具有小空穴穿隧势垒高度的该至少...
【专利技术属性】
技术研发人员：吕函庭，王嗣裕，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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