用于随机数据的自参考无时钟延迟自适应的方法及设备技术

本发明专利技术涉及一种用于随机数据的自参考无时钟延迟自适应的方法及设备。经配置以自适应于随机数据的无时钟延迟自适应环路(200)包含第一及第二延迟线(210、220)、自相关器(230)及控制器。所述自相关器接收用于所述延迟自适应环路的输入信号(205)及来自所述第一延迟线的输出(215)，且包含经配置以输出第一自相关(240)的第一逻辑电路(235)及经配置以输出第二自相关(250)的第二逻辑电路(245)。所述控制器经配置以基于所述第一及第二自相关来产生用于所述第一及第二延迟线中的一者的控制信号(280)。在一些实例中，所述第一逻辑电路是XNOR门，且所述第二逻辑电路是OR门。在一些实例中，所述OR门可具有是所述XNOR门的增益的两倍的增益。在一些实例中，具有所述XNOR门的所述增益的两倍的放大器耦合到所述OR门。述增益的两倍的放大器耦合到所述OR门。述增益的两倍的放大器耦合到所述OR门。

【技术实现步骤摘要】
用于随机数据的自参考无时钟延迟自适应的方法及设备
[0001]相关申请案的交叉参考
[0002]本申请案主张2020年6月29日申请的标题为“随机数据的自参考无时钟延迟自适应(Self
‑
Referenced Clockless Delay Adaptation for Random Data)”的美国临时申请案63/045,439的优先权，所述案的全部内容特此以引用的方式并入。


[0003]本专利技术涉及一种电路的
，且更特别地涉及一种用于随机数据的自参考无时钟延迟自适应的方法及设备。

技术介绍

[0004]等化是在发射器或接收器处调节电信号以补偿通道诱发的符号间干扰(ISI)且改进信号完整性的过程。一种非线性等化技术被称为决策反馈等化(DFE)。在DFE中，将延迟元件引入接收器电路中，且等化值与输入数据串流组合。在许多应用(例如，转接驱动器)中，时钟不可用且因此需要无时钟延迟线(以延迟随机数据)。对于一系列可允许数据速率，延迟需要自动自适应于一个单位间隔(UI)或一个UI的倍数。<br/>[0005]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种无时钟延迟自适应环路，其经配置以自适应于随机数据，所述环路包括：第一延迟线，其经配置以接收输入信号且输出第一延迟信号；第二延迟线，其经配置以接收所述第一延迟信号且输出第二延迟信号；自相关器，其经配置以接收所述输入信号及所述第一延迟信号，其中所述自相关器包括：第一逻辑电路，其经配置以输出第一自相关；及第二逻辑电路，其经配置以输出第二自相关；及控制器，其经配置以基于所述第一及第二自相关来产生用于所述第一及第二延迟线中的至少一者的控制信号。2.根据权利要求1所述的无时钟延迟自适应环路，其中所述第一逻辑电路包括XNOR门，且其中所述第二逻辑电路包括OR门。3.根据权利要求2所述的无时钟延迟自适应环路，其中所述OR门进一步经配置以实施是所述XNOR门的增益的两倍的增益。4.根据权利要求2所述的无时钟延迟自适应环路，其进一步包括具有是所述XNOR门的增益的两倍的增益的放大器，其中所述OR门具有近似等于所述XNOR门的所述增益的增益。5.根据权利要求1所述的无时钟延迟自适应环路，其中所述控制器包括：跨导级，其经配置以：在正输入处接收所述第一自相关且在负输入处接收所述第二自相关；且输出用于所述第一及第二延迟线中的所述至少一者的所述控制信号；及电容器，其耦合到所述跨导级的输出且耦合到接地。6.根据权利要求1所述的无时钟延迟自适应环路，其中所述控制信号包括模拟控制信号，其中所述控制器包括：第一计数器，其经配置以接收所述第一自相关；第二计数器，其经配置以接收所述第二自相关；累加器及比较器，其经配置以：从所述第一及第二计数器接收输出；且输出数字控制信号；及数模转换器，其经配置以将用于所述第一及第二延迟线中的所述至少一者的所述数字控制信号转换成所述模拟控制信号。7.根据权利要求6所述的无时钟延迟自适应环路，其中所述第二计数器经配置以使所述第二自相关的计数加倍。8.根据权利要求1所述的无时钟延迟自适应环路，其中所述自相关器是第一自相关器，其中所述控制器是经配置以产生用于所述第一延迟线的第一控制信号的第一控制器，且其中所述无时钟延迟自适应环路进一步包括：第二自相关器，其经配置以接收所述第一延迟信号及所述第二延迟信号，其中所述第二自相关器包括：第三逻辑电路，其经配置以输出第三自相关；及第四逻辑电路，其经配置以输出第四自相关；及第二控制器，其经配置以基于所述第三及第四自相关来产生用于所述第二延迟线的第
二控制信号。9.根据权利要求1所述的无时钟延迟自适应环路，其中所述自相关器是第一自相关器，且其中所述无时钟延迟自适应环路进一步包括：第二自相关器，其经配置以接收所述第一延迟信号及所述第二延迟信号，其中所述第二自相关器包括：第三逻辑电路，其经配置以输出第三自相关；及第四逻辑电路，其经配置以输出第四自相关；第一求和器，其经配置以接收所述第一自相关及所述第三自相关；及第二求和器，其经配置以接收所述第二自相关及所述第四自相关，其中所述控制器进一步经配置以基于所述第一求和器的输出及所述第二求和器的输出来产生所述控制信号。10.根据权利要求1所述的无时钟延迟自适应环路，其中所述第一及第二延迟线中的至少一者包括：电压转电流(V
‑
I)转换器，其经配置以接收所述控制信号且产生控制电流；及差分放大器，其经配置以：接收所述控制信号、所述控制电流、及所述输入信号及所述第一延迟信号中的一者；且输出所述第一延迟信号及所述第二延迟信号中的一者。11.一种设备，其包括：第一延迟线，其耦合到输入；第二延迟线，其耦合到所述第一延迟线的输出；XNOR门，其耦合到所述第一延迟线的所述输入及所述输出；及OR门，其耦合到所述第一延迟线的所述输入及所述输出；及控制器，其耦合到所述XNOR门的输出及所述OR门的输出，其中所述控制器进一步耦合到所述第一及第二延迟线中的至少一者。12.根据权利要求11所述的设备，其中所述控制器包括：跨导级，其耦合到所述XNOR门的所述输出及所述OR门的所述输出；及电容器，其耦合到所述跨导级的输出且耦合到接地节点，其中所述跨导级的所述输出进一步耦合到所述第一及第二延迟线中的所述至少一者。13.根据权利要求11所述的设备，其中所述控制器包括：第一计数器，其耦合到所述XNOR门的所述输出；第二计数器，其耦合到所述OR门的所述输出；及累加器及比较器，其耦合到所述第一计数器的输出及所述第二计数器的输出。14.根据权利要求13所述的设备，其中所述控制器进一步包括耦合到所述累加器及比较器的输出的数模转换器，其中所述数模转换器的输出进一步耦合到所述第一及第二延迟线中的所述至少一者。15.根据权利要求13所述的设备，...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：