避免介电层沟填孔洞露出的方法及介电膜的工艺与结构技术

一种避免介电层沟填孔洞露出的方法，是仅在沟渠上方的部分介电层上形成一抗蚀刻层，其至少覆盖位于孔洞上方的介电层，以免该孔洞在后续蚀刻工艺中被露出。

【技术实现步骤摘要】

本专利技术涉及一种半导体工艺与膜层结构，尤其涉及避免介电层沟填孔洞露出的方法，以及介电膜的工艺与结构。
技术介绍
在半导体工艺中，以介电层填入衬底上的沟渠的介电层沟填工艺(Dielectric Gap-filing)是常用的工艺，其例如可见于金属间介电层(Inter-MetalDielectric，IMD)、多晶硅间介电层(Inter-Poly Dielectric，IPD)及浅沟渠隔离层(Shallow Trench Isolation，STI)等膜层的工艺中。然而，在介电层沟填工艺中，当介电材料的沟填效果欠佳时，沟渠的各顶边上沉积的介电材料常在沟渠被填满之前即互相连接，而在介电层中形成封闭的孔洞。此种孔洞可能在后续蚀刻工艺中被露出，从而导致污染及导体材料填入孔洞等问题。
技术实现思路
本专利技术的目的是提供一种避免介电层沟填孔洞露出的方法，以防止沟填孔洞露出所造成的问题。本专利技术的另一目的是提供一种介电膜的工艺，其可防止填入沟渠的介电层中的孔洞在后续蚀刻工艺中被露出。本专利技术的另一目的是提供一种介电膜的结构，其是以本专利技术的介电膜工艺所形成的。本专利技术的避免介电层沟填孔洞露出的方法，是仅在沟渠上方的介电层的一部分上形成一抗蚀刻层，其至少覆盖位于孔洞上方的介电层。此处所谓的抗蚀刻层是指蚀刻选择性远低于介电层的材料层，其可在后续该介电层的蚀刻工艺中抵挡蚀刻作用，以免介电层中的封闭孔洞被露出。在上述本专利技术的方法中，仅在沟渠上方的介电层的一部分上形成抗蚀刻层的方法，例如是先在介电层上全面形成一层抗蚀刻材料，然后除去不位于介电层的该部分上的抗蚀刻材料。其中，除去不位于介电层的该部分上的抗蚀刻材料的方法一般可为化学机械抛光法(CMP)或光刻蚀刻法。另外，全面形成抗蚀刻材料的方法例如是化学气相沉积法(CVD)或涂布法。所用的化学气相沉积法例如是低压化学气相沉积法(LPCVD)、等离子体增强化学气相沉积法(PECVD)、常压化学气相沉积法(APCVD)或高密度等离子体化学气相沉积法(HDP-CVD)等等；而涂布法则例如是旋涂法。再者，当抗蚀刻材料以涂布法形成时，除去不位于介电层的该部分上的抗蚀刻材料的方法可为化学机械抛光法、回蚀(Etching-back)法或光刻蚀刻法。本专利技术的介电膜工艺是应用在形成有沟渠的衬底上，是先于衬底上形成第一介电层，其是填入沟渠中，而在沟渠中形成一封闭孔洞。接着仅在沟渠上方的第一介电层的一部分上形成抗蚀刻层，其至少覆盖位于封闭孔洞上方的第一介电层，再于第一介电层与抗蚀刻层上形成第二介电层。在上述本专利技术的介电膜工艺中，第一介电层的材质可与第二介电层相同，例如是氧化硅。其他与抗蚀刻层的工艺相关的特征如前所述。此外，上述的第一介电层例如为金属间介电层或浅沟渠隔离层。另外，第一介电层的材质例如是氧化硅，此时适用的抗蚀刻材料例如为氮氧化硅、氮化硅或氮化硼。本专利技术的介电膜的结构是以上述本专利技术的介电膜工艺所形成的，包括第一介电层、抗蚀刻层与第二介电层。其中，第一介电层是位于具有沟渠的衬底上，其是填入沟渠中，而在该沟渠中形成一封闭孔洞。抗蚀刻层仅位于沟渠上方的第一介电层的一部分上，且至少覆盖该封闭孔洞上方的第一介电层。第二介电层是位于第一介电层与抗蚀刻层上。在上述本专利技术的介电膜结构中，抗蚀刻层的材质可为一化学气相沉积材料或一旋涂材料。化学气相沉积材料的抗蚀刻层可能大致与第一介电层共形，而旋涂材料的抗蚀刻层可具有一平坦的上表面。由于本专利技术在介电层沟填工艺之后，于沟渠上方的部分介电层上形成抗蚀刻层以覆盖沟填孔洞上方的介电层，故在后续蚀刻工艺中，介电层中的孔洞不会被露出而造成问题。为让本专利技术的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。附图说明图1、2绘示本专利技术第一实施例的介电膜工艺的流程剖面图；图3绘示本专利技术第一实施例中另一种形成抗蚀刻层的方法；图4、5绘示本专利技术第二实施例的介电膜工艺的流程剖面图；图6绘示本专利技术第二实施例中另一种形成抗蚀刻层的方法。主要元件符号说明100衬底103沟渠110下介电层114孔洞117凹陷120、150抗蚀刻材料120a、150a抗蚀刻层122、152光致抗蚀剂图案130、160上介电层140、170介电膜146接触窗开口具体实施方式第一实施例图1、2绘示本专利技术第一实施例的介电膜工艺的流程剖面图。请参照图1，首先提供已形成有沟渠103的衬底100，其例如是形成有掺杂多晶硅导线或金属导线的衬底，其中沟渠103位于各导线之间，此时将形成的介电膜即为多晶硅间介电膜或金属间介电膜。衬底100也可能是已经过浅沟渠隔离工艺的前半段而形成有浅沟渠的硅衬底，此时将形成的介电膜的一部分即作为浅沟渠隔离层。接着，在衬底100上沉积下介电层110，其材质例如是氧化硅，且其沟填效果欠佳，而在沟渠103中形成封闭孔洞114；同时，沟渠103上方的下介电层110上有一凹陷117。之后，使用化学气相沉积法(CVD)在衬底100上沉积一层抗蚀刻材料120，其中所用的CVD方法例如是LPCVD、PECVD、APCVD或HDP-CVD，且此层抗蚀刻材料120是大致与下介电层110共形。另外，当下介电层110是作为IPD或IMD，且材质是氧化硅时，抗蚀刻材料120优选为氮氧化硅、氮化硅或氮化硼(BN)等等；而当下介电层110是作为STI层，且材质是氧化硅时，抗蚀刻材料120优选为氮氧化硅或氮化硅等等。无论是氮氧化硅、氮化硅还是氮化硼(BN)，其蚀刻选择性皆远低于氧化硅，而可有效地防止孔洞114上方的下介电层110在后续蚀刻工艺(例如是接触窗开口的蚀刻工艺)中被蚀去而露出孔洞114。请参照图2，接着例如使用化学机械抛光法(CMP)除去凹陷117以外部分的抗蚀刻材料120，此CMP工艺是至少进行到下介电层110的表面露出为止，以在沟渠103上方下介电层110的凹陷117中形成抗蚀刻层120a，其是覆盖孔洞114上方的下介电层110。当抗蚀刻材料120的厚度如图示般不足以填满凹陷117时，抗蚀刻层120a可稍与其下方的下介电层110共形；而当抗蚀刻材料120的厚度足以填满凹陷117时(未绘示)，上述CMP工艺可使抗蚀刻层120a具有平坦的上表面。接着，在下介电层110与抗蚀刻层120a上形成上介电层130，其材质例如与下介电层110相同，如氧化硅等。如此即完成了本专利技术第一实施例的介电膜140，其是包括前述的下介电层110、抗蚀刻层120a与上介电层130，结构如上所述。当下介电层110是作为IPD或IMD时，上介电层130亦作为IPD或IMD；而当下介电层110是作为STI时，上介电层130例如是整个工艺的第一IPD层，其通常不是紧接在抗蚀刻层120a之后形成，而是在整个工艺的第一层多晶硅层(如栅极层)形成之后才形成。此外，上述抗蚀刻层120a亦可以光刻蚀刻的方式形成，如图3所示，其是先在沟渠103上方的抗蚀刻材料120上形成光致抗蚀剂图案122，然后以光致抗蚀剂图案122为掩模蚀刻抗蚀刻材料120。此时留下的抗蚀刻层120a即大致与其下方的下介电层110共形。另外，上介电层130须待光致抗蚀剂图案122去除及其后续清洗步骤完成之后再形成。第二实施例图4、5绘示本专利技术第二实施例本文档来自技高网...

【技术保护点】
一种避免介电层沟填孔洞露出的方法，其中该孔洞为以该介电层填充一沟渠而形成的封闭孔洞，该方法包括：仅在该沟渠上方的该介电层的一部分上形成一抗蚀刻层，其至少覆盖位于该孔洞上方的该介电层。

【技术特征摘要】
1.一种避免介电层沟填孔洞露出的方法，其中该孔洞为以该介电层填充一沟渠而形成的封闭孔洞，该方法包括仅在该沟渠上方的该介电层的一部分上形成一抗蚀刻层，其至少覆盖位于该孔洞上方的该介电层。2.如权利要求1所述的避免介电层沟填孔洞露出的方法，其中仅在该介电层的该部分上形成该抗蚀刻层的方法包括在该介电层上全面形成一层抗蚀刻材料；以及除去不位于该介电层的该部分上的该抗蚀刻材料。3.如权利要求2所述的避免介电层沟填孔洞露出的方法，其中除去不位于该介电层的该部分上的该抗蚀刻材料的方法为化学机械抛光法或光刻蚀刻法。4.如权利要求2所述的避免介电层沟填孔洞露出的方法，其中在该介电层上全面形成该抗蚀刻材料的方法为化学气相沉积法或涂布法。5.如权利要求4所述的避免介电层沟填孔洞露出的方法，其中该化学气相沉积法为低压化学气相沉积法、等离子体增强化学气相沉积法、常压化学气相沉积法或高密度等离子体化学气相沉积法。6.如权利要求4所述的避免介电层沟填孔洞露出的方法，其中该涂布法包括旋涂法。7.如权利要求4所述的避免介电层沟填孔洞露出的方法，其中在该介电层上全面形成该抗蚀刻材料的方法为涂布法，且除去不位于该介电层的该部分上的该抗蚀刻材料的方法为化学机械抛光法、回蚀法或光刻蚀刻法。8.一种介电膜工艺，是应用在形成有一沟渠的一衬底上，包括于该衬底上形成一第一介电层，其是填入该沟渠中，而在该沟渠中形成一封闭孔洞；仅在该沟渠上方的该第一介电层的一部分上形成一抗蚀刻层，其至少覆盖该封闭孔洞上方的该第一介电层；以及于该第一介电层与该抗蚀刻层上形成一第二介电层。9.如权利要求8所述的介电膜工艺，其中该第一介电层的材质与该第二介电层相同。10.如权利要求8所述的介电膜工艺，其中仅在该第一介电...

【专利技术属性】
技术研发人员：谢盛诚，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]