本发明专利技术公开一种可配置逻辑存储块以及基于可编程穿越门的逻辑元件，其中可配置逻辑存储块包括：至少一静态随机存取存储单元；第一输出模块，当上述可配置逻辑存储块的用作静态随机存取存储器时，通过读取上述至少一静态随机存取存储单元来产生第一输出；以及第二输出模块；当上述ＣＬＭＢ用作可编程逻辑元件时，通过读取上述至少一静态随机存取存储单元来产生第二输出，其中耦接至上述静态随机存取存储单元的至少一位线上的数据可控制地馈入上述第一输出模块以及上述第二输出模块。上述可配置逻辑元件利用穿越门提供不同的布尔逻辑函数。
【技术实现步骤摘要】
本专利技术涉及一种半导体元件，特别是涉及一种可在工艺最后部分进行定制化的配置的可编程逻辑(programmable logic)及存储元件，因而减少了设计成本以及上市时间。
技术介绍
在当今移动计算高度发展的时代，消费者越来越要求多样化的复杂功能，而仅消耗较少的电源。为了将如此众多的功能尽量整合至最小且电源利用最有效率的集成电路(integrated circuit；IC)中，半导体制造商一般使用标准的或定制化的元件，以提供整个集成电路预先设计好的功能以及有效利用电源的功能。有关于标准的或定制化的元件的一议题是上述元件包括具有特殊功能的固线式(hardwired)元件。因此，无法更进一步地变更。随着制造成本愈趋昂贵以及上市时间愈趋紧迫，即使固线式元件也需要某种程度的配置。近来由于技术进步，使得半导体制造商能够将一些可编程技术应用至集成电路。举例说来，半导体制造商将最近发展的高复杂度可编程逻辑元件(Complex Programmable Logic Device；CPLD)(以下皆以CPLD表示)以及现场可编程门阵列(Field-Programmable Gate Array；FPGA)(以下皆以FPGA表示)等技术应用至整个集成电路。然而，本领域的技术人员应该清楚，与标准元件相比，上述技术并未有效利用晶片空间，且呈现较差的效能。举例说来，因为FPGA一般需要40倍的空间，而且效能较标准元件低20％至30％。相对而言，CPLD具有稍好的空间利用性以及效能评价。尽管，CPLD对于可配置的弹性较FPGA差，但是当所设计集成电路中嵌入式逻辑的尺寸很小，CPLD便是较佳选择。然而，CPLD的构建块(building block)仅使用于简单及小型的逻辑设计中，而且若CPLD的构建块一开始不是为使用而设计的，在设计步骤完成后便不能再用。另一传统技术是将定制化元件嵌入于诸如CPLD以及FPGA等可编程元件。上述定制化元件仍提供固定的以及特殊的功能，但是仍由可编程元件所主导。然而，目前以相反方式操作(亦即将可编程元件或存储器嵌入于标准/定制化元件)既无效亦无效率。因此需要采用额外的标准设计方法改善其可配置性，以使非为特定目的而配置的构建块可使用于诸如一般存储器及/或仅具有一些可定制化掩模层的一般逻辑等一般性目的。
技术实现思路
如上所述，本专利技术的目的是提供能够改善集成电路的可配置性的多种系统以及方法，以使不是为特定目的而配置的构建块可使用于诸如一般存储器及/或仅改变一些掩模的一般逻辑等一般性目的。在本专利技术的第一实施例中，公开一种可配置逻辑存储块(configurablelogic and memory block；CLMB)(以下皆以CLMB表示)。CLMB可具有多个存储单元、一写入控制输入、以及一读取控制输入。当仅使用一控制输入时，CLMB如同静态随机存取存储器(SRAM)。若同时存取读取控制输入以及写入控制输入，CLMB便为双端口静态随机存取存储器。若利用写入控制输入将数据配置至单元，然后利用读取控制输入来存取数据，而且输出设置有NOR门，CLMB便如同具有静态随机存取存储器的可配置的可编程逻辑元件(PLD)。利用输入及输出配置，仅需改变一些掩模，CLMB可被用以完成SRAM、双端口静态随机存取存储器、可编程逻辑元件、CPLD、或上述元件的组合等，因而降低了开发时间及成本。在本专利技术的第二实施例中，公开一种利用穿越门(pass gate)完成不同的布尔逻辑函数(Boolean logic function)的可配置的逻辑元件。此设计方法可被用以完成比FPGA更有效率以及更快速的逻辑。可重配置逻辑系统通过相互耦接的掩模完成多个逻辑或布尔运算，来进行编程。因为上述新的编程掩模可在工艺最后部分进行，定制化并不会增加实质上的开发时间以及成本。根据本专利技术的第一实施例，提供一种可配置逻辑存储块，包括至少一静态随机存取存储单元；一第一输出模块，当上述可配置逻辑存储块用作一静态随机存取存储器时，通过读取上述至少一静态随机存取存储单元来产生一第一输出；以及一第二输出模块，当上述可配置逻辑存储块用作一可编程逻辑单元时，通过读取上述至少一静态随机存取存储单元来产生一第二输出，其中耦接至上述静态随机存取存储单元的至少一位线上的数据可通过控制而馈入上述第一输出模块以及上述第二输出模块。根据本专利技术的第二实施例，提供一种基于可编程穿越门的逻辑元件，用以提供至少一布尔函数，包括一第一穿越门，用以接收一第一输入；一第二穿越门，用以接收一第二输入；以及一第三输入及一第三输入互补信号，耦接至上述第一穿越门及上述第二穿越门，作为多个门控制信号，其中上述第一穿越门及上述第二穿越门的输出形成一联合输出，且编程上述第一输入、上述第二输入、及上述第三输入以提供一双输入布尔函数。根据本专利技术的另一实施例，提供一种基于可编程穿越门的逻辑元件，用以提供至少一布尔函数，包括一第一穿越门，用以接收一第一输入；一第二穿越门，用以接收一第二输入；以及一第三输入及一第三输入互补信号，耦接至上述第一穿越门及上述第二穿越门，作为多个门控制信号，其中上述第一穿越门与上述第二穿越门的输出形成一联合输出，且编程上述第一输入、上述第二输入、与上述第三输入以提供一双输入布尔函数，以及其中上述布尔函数通过利用多个金属或导孔连线的掩模编程，选择性地利用一正电压、一接地信号、一第一输入信号及一第二输入信号以及分别与上述第一输入信号及上述第二输入信号互补的一第一输入互补信号及一第二输入互补信号，来耦接上述第一输入、上述第二输入、及上述第三输入。本专利技术的构造与操作方法，及其附加的目的与优点，可从下列具体实施例的说明并配合附图，来充分了解。为让本专利技术的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下附图说明图1A显示根据本专利技术的第一实施例所述的嵌入式存储元件。图1B至图1D显示根据本专利技术的第一实施例所述的可编程阵列逻辑以及可编程逻辑阵列。图2A显示根据本专利技术的第一实施例所述具有阵列维度为2×2的四个嵌入式存储元件的第一变化例。图2B显示根据本专利技术的第一实施例所述具有阵列维度为2×2的四个嵌入式存储元件的第二变化例。图2C显示根据本专利技术的第一实施例所述具有阵列维度为2×2的四个嵌入式存储元件的第三变化例。图3A显示根据本专利技术的第二实施例所述的可配置逻辑元件。图3B显示根据本专利技术的第二实施例所述的可配置2-输入逻辑元件完成的部分逻辑列表。图4A显示根据本专利技术的第二实施例所述的可配置逻辑元件的第一变化例。图4B显示根据本专利技术的第二实施例所述的可配置逻辑元件的第二变化例。图4C显示根据本专利技术的第二实施例所述的可配置逻辑元件的第三变化例。图4D显示根据本专利技术的第二实施例所述的可配置逻辑元件的第四变化例。图5显示根据本专利技术的第二实施例所述可具有逻辑信号的全域绕线的金属或导孔内连线的二维切换阵列。其中，附图标记说明如下100 可配置逻辑存储块(configurable logic and memory block；CLMB)；102、104、106、108 标准存储单元；110 静态随机存取存储器输出模块；112 可编程逻辑元件输出模块；202 具有阵列维本文档来自技高网...
【技术保护点】
一种可配置逻辑存储块，包括：至少一静态随机存取存储单元；一第一输出模块，当上述可配置逻辑存储块用作一静态随机存取存储器时，通过读取上述至少一静态随机存取存储单元来产生一第一输出；以及一第二输出模块，当上述可配置逻辑存 储块用作一可编程逻辑单元时，通过读取上述至少一静态随机存取存储单元来产生一第二输出，其中耦接至上述静态随机存取存储单元的至少一位线上的数据可通过控制而馈入上述第一输出模块以及上述第二输出模块。
【技术特征摘要】
US 2005-4-29 11/119,086;US 2005-7-13 11/180,9361.一种可配置逻辑存储块，包括至少一静态随机存取存储单元；一第一输出模块，当上述可配置逻辑存储块用作一静态随机存取存储器时，通过读取上述至少一静态随机存取存储单元来产生一第一输出；以及一第二输出模块，当上述可配置逻辑存储块用作一可编程逻辑单元时，通过读取上述至少一静态随机存取存储单元来产生一第二输出，其中耦接至上述静态随机存取存储单元的至少一位线上的数据可通过控制而馈入上述第一输出模块以及上述第二输出模块。2.如权利要求1所述的可配置逻辑存储块，其中上述第一输出模块具有一多工器，用以选择传输至上述第一输出的一既定位线上的数据。3.如权利要求2所述的可配置逻辑存储块，其中上述第一输出模块从一感测放大器接收上述每一位线上的数据。4.如权利要求1所述的可配置逻辑存储块，其中上述第二输出模块具有一NOR门，用以根据上述至少一位线上的数据提供一组合输出。5.如权利要求1所述的可配置逻辑存储块，还包括一输入端口，用以对上述至少一静态随机存取存储单元进行一写入动作。6.如权利要求1所述的可配置逻辑存储块，还包括至少一可编程逻辑元件控制信号，用以传输上述位线上数据至一感测放大器以及上述第二输出模块。7.一种基于可编程穿越门的逻辑元件，用以提供至少一布尔函数，包括一第一穿越门，用以接收一第一输入；一第二穿越门，用以接收一第二输入；以及一第三输入及一第三输入互补信号，耦接至上述第一穿越门及上述第二穿越门，作为多个门控制信号，其中上述第一穿越门及上述第二穿越门的输出形成一联合输出，且编程上述第一输入、上述第二输入、及上述第三输入以提供一双输入布尔函数。8.如权利要求7所述的基于可编程穿越门的逻辑元件，其中上述至少一布尔函数，包括多个常数，即0或1；一单变数；以及任何双输入布尔函数，包括NXOR、XOR、AND、OR及其反运算。9.如权利要求7所述的...
【专利技术属性】
技术研发人员：庄建祥，侯永清，陈昆龙，吴裕群，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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