【技术实现步骤摘要】
本专利技术为一种适用于体硅工艺功率集成电路高压器件与低压器件之间的隔离结构，尤其涉及一种高压功率集成电路隔离结构。
技术介绍
在功率集成电路中，P型金属氧化物半导体(PMOS)和N型金属氧化物半导体(NMOS)组成互补式金属氧化物半导体(CMOS)电路。由于PMOS寄生PNP双极晶体管，NMOS寄生NPN双极晶体管，结合在一起就构成了PNPN的可控硅(SCR)结构。当可控硅结构被触发时，会使该结构的电阻极大降低，有大电流流过结构。每种可控硅结构都存在固有的触发门限，防治可控硅触发的方法很多。 在功率集成电路的某些工作状态下，高压部分会对低压部分注入载流子，触发低压CMOS寄生可控硅结构。本专利技术通过引入高低压之间的隔离结构，减小注入载流子，防止可控硅结构触发。 目前很多高低压隔离结构需要特殊半导体制备工艺，在已开发工艺流程上并不适用。
技术实现思路
本专利技术为一种适用于体硅工艺功率集成电路高压器件与低压器件之间隔离的高压功率集成电路隔离结构，本专利技术能够有效防止体硅高压功率集成电路中寄生可控硅结构触发。 本专利技术采用如下技术方案一种高压功率集成电路隔离结构，包括P型衬底，在P型衬底设有N型外延，在N型外延上设有2块场氧化层，在N型外延上设有重掺杂N型区且该重掺杂N型区位于2块场氧化层之间，在N型外延内设有2个P型隔离阱，该2个P型隔离阱分别位于2块场氧化层的下方，并且该2个P型隔离阱将N型外延分隔成3块，上述重掺杂N型区位于2个P型隔离阱之间，在2个P型隔离阱的上端分别设有重掺杂P型区，上述重掺杂N型区及重掺杂P型区与零电位相连接。 与现...
【技术保护点】
一种高压功率集成电路隔离结构，包括：Ｐ型衬底（１），在Ｐ型衬底（１）设有Ｎ型外延（２），在Ｎ型外延（２）上设有２块场氧化层（３、４），其特征在于在Ｎ型外延（２）上设有重掺杂Ｎ型区（５）且该重掺杂Ｎ型区（５）位于２块场氧化层（３、４）之间，在Ｎ型外延（２）内设有２个Ｐ型隔离阱（６、７），该２个Ｐ型隔离阱（６、７）分别位于２块场氧化层（３、４）的下方，并且该２个Ｐ型隔离阱（６、７）将Ｎ型外延（２）分隔成３块，上述重掺杂Ｎ型区（５）位于２个Ｐ型隔离阱（６、７）之间，在２个Ｐ型隔离阱（６、７）的上端分别设有重掺杂Ｐ型区（８、９），上述重掺杂Ｎ型区（５）及重掺杂Ｐ型区（８、９）与零电位相连接。
【技术特征摘要】
1.一种高压功率集成电路隔离结构，包括P型衬底(1)，在P型衬底(1)设有N型外延(2)，在N型外延(2)上设有2块场氧化层(3、4)，其特征在于在N型外延(2)上设有重掺杂N型区(5)且该重掺杂N型区(5)位于2块场氧化层(3、4)之间，在N型外延(2)内设有2个P型隔离阱(6、7)，该2个P型隔离阱(6、7)分别位于2块场氧化层(3、4)的下方，并且该2个P型隔离阱(6、7)将N型外延(2)分隔成3块，上述重掺杂N型区...
【专利技术属性】
技术研发人员：易扬波，徐申，李海松，孙伟锋，夏晓娟，李杰，时龙兴，
申请(专利权)人：东南大学，
类型：发明
国别省市：84[中国|南京]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。