用于优化集成电路的布局的方法技术

本公开涉及用于优化集成电路的布局的方法。本公开中提供了一种方法。该方法包括几个操作：生成具有用于集成电路的多个宏的布局；根据插入在引脚之间的通道区域来调整宏；将宏用通道区域的通道宽度分开；以及根据宏与多个寄存器之间的相关性来调整布局中的宏。寄存器之间的相关性来调整布局中的宏。寄存器之间的相关性来调整布局中的宏。

【技术实现步骤摘要】
用于优化集成电路的布局的方法


[0001]本公开涉及用于优化集成电路的布局(floor plan)的方法。

技术介绍

[0002]在电子电路设计过程中，可以使用一个或多个电子设计自动化(EDA)工具来设计、优化和验证半导体器件设计，例如半导体芯片中的电路设计。物理设计中的第一个并且也是最重要的任务是布局规划(floorplanning)，其确定存储器宏位置以优化高级电路模块位置。然而，目前大多数布局规划工作仍然严重依赖人工工作，并且需要智能自动化。在布局规划之后，设计将经历放置和布线主要阶段。在放置期间，放置器工具可以基于给定电路设计来产生放置布图，该给定电路设计可以由电路设计人员开发，并且可以包括例如电路设计信息，例如电气图、电路设计的高级电气描述、网表(netlist)等。放置布图包括指示半导体器件的各种电路元件的物理位置的信息。在完成器件的放置后，可以执行布线。在布线期间，可以形成导线或互连以连接放置布图的各种电路元件。在布线之后，检查所得电子器件设计以符合各种设计规则、设计规范等。

技术实现思路

[0003]根据本公开的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于优化集成电路的布局的方法，包括：生成具有用于集成电路的多个宏的布局；根据插入在多个引脚之间的通道区域来调整所述多个宏；将所述多个宏用所述通道区域的通道宽度分开；以及根据所述多个宏和多个寄存器之间的相关性来调整所述布局中的所述多个宏。2.根据权利要求1所述的方法，还包括：将所述多个宏组织成在第一方向延伸的多个第一组框和在第二方向延伸的多个第二组框；以及根据所述多个第一组框中的宏的最小总移动来对准所述多个第一组框中的宏。3.根据权利要求2所述的方法，还包括：移动所述多个第二组框中的宏，其中，所述宏的移动范围在第一空间和第二空间之间，其中，所述第一空间对应于所述宏中的一个宏与所述多个第二组框中每一者的左边界或所述宏中的另一个宏之间的空间，并且所述第二空间对应于所述宏中的一个宏与所述多个第二组框中每一者的右边界或所述宏中的另一个宏之间的空间。4.根据权利要求1所述的方法，其中，调整所述多个宏包括：生成所述多个宏的链图；以及响应于搜索所述链图，翻转所述多个宏中的相应宏以改变所述相应宏的所述多个引脚的定向，其中，所述多个宏之一的引脚和所述多个宏中的所述相应宏之一的引脚彼此面对。5.根据权利要求1所述的方法，其中，当所述多个宏的数量为奇数并且所述多个宏中的第一宏与所述布局的边界相邻时，所述第一宏的引脚的定向被布置为与所述布局的边界相反。6.根据权利要求1所述的方法，还包括：划分多个标准单元；根据针对所述多个宏中的每个宏的预测通道路径来估计多个缓冲器的数量，其中，所述预测通道路径在所述多个标准单元之一与所述多个宏中的相应的一个宏之间；基于所述多个缓冲器的数量和所述多个缓冲器中的每个缓冲器的面积...

【专利技术属性】
技术研发人员：庄易霖，谭诗文，刘松，林士尧，方文源，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：