在叠层的外部具有较高功率芯片的芯片叠层制造技术

在某些实施例中，系统包括了电路板，第一芯片，和叠置在第一芯片上的第二芯片。第一芯片耦合于电路板和第二芯片之间，并且该第一芯片包括用于将第一芯片接收的命令转发给第二芯片的电路。对其它的实施例进行了说明。

【技术实现步骤摘要】
#^的外部具繊高功率芯片的芯片観駄领域描述了芯片叠层，其中较高功率芯片被安置于具有更好散热性能的位 置上。已经提出了用于在存储系统中存储器芯片的各种，。例如,在传统的同步动态随机存取存储器(DRAM )系统中，存储器芯片通过多-点 (multi-drop)双向数据总线进行数据通信并且通过命令和地址总线接收 命令和地址。近来，已经提出了双向或者单向点到点的互连。在一些系统中，将芯片他称为管芯)叠置至U另一个芯片的上面。这些芯 片可以都是同样的类型或者有一些芯片可能会不同于其他芯片。例如，一组 存储器芯片(例如，闪存或DRAM)可以由模i，底，行支撑。叠层(stack) 可以包括具有存储驗制器的芯片。叠层可以包括处理器芯片(具有或不具 有存储器控制器)和调压器(VR)芯片以及或许其它的芯片。芯片叠层可能是 在印刷电路板(PCB)基底的一侧并且芯片或其它一组芯片可能是在该基底 的另一侧。例如，处理器可能是在基底的一侧并且VR芯片可能是该基底的 另Hi。该VR芯片和/或该处理器芯片可以是叠层的一部分。例如，在该 处理器芯片之上可以包括散热装置。也可以使用一个或者多个其它的散热己经1OT 了各种封装技术来将一个芯片叠置到另夕卜一个芯片:^±。例如,叠层和基底可以依次包括以下元件:封装基底(package substrate)， 管芯附着材料层,芯片,管芯附着材料层,芯片,管芯附着材料层，芯片,等等, 并且在芯片和封装基底之间具有弓l线键合导体。该弓l线键合导线可在管芯附着材料之中。焊球可在i錢寸装基底和另一个基底之间。作为另一个例子， 焊球可以位于封装基底层和/或重新分配层之间，其中由封装基底层和/或 重新分配层来对芯片进行支撑。在该例子中也可以使用弓践键合。可以使用倒装片(flip-chip)技术。可以使用贯穿硅的过 L (Through silicon vias)。封装模型可以将多个芯片包围或#^一个芯片可以具有其自己的封 装。已经使用了各种其^i寸装技术。已经发展出了各种散热技术(例如,风 扇，散热器,液体糊等等)。已经提出了一些系统，在其中芯片(如存储器芯片)为其它芯片中继转 发由他们所收到的信号。许多芯片在特定的温度范围内以较高的性能工作。如果、皿z变得过高， 则芯片可能会发生故障。已经发展出节流(throttling)技术以减少芯片 的电压和频率，从而降低温度。然而，在较低的频率和电压下，该芯片的性 能也会斷氐。相应地, 一旦该芯片的i驢足够低的话，那么可能会增加电压 和频率。理想情况是，芯片的温度始终保持足够的低，从而不必降低电压 和频率。存储器t莫块包括基底，在其上放置了存储器芯片。可以将存储器芯片 做置在该基底的Hi或者體在该基底的两侧。在有些系统中，也将缓冲 器放置在该基底上。对于至少某離号，该缓冲翻存储器控制器(或其它 缓冲激以及在模处的存储器芯片之间进fi^接。在这样的缓冲器系统中， 存储離制器与缓冲器一起舰的信号(signaling )(例如,频斜吨压徵以及点对点相对于多-点设置)可以与缓冲器和存储器芯片一起i柳的信号 不同。双列MI式存储掛穀央(DI固)是存储掛莫块的一^^I子。多个模块可 以是串联的和/或并联的。在一些存储器系统中，存储器芯片接收信号并且 将，g位T连串两个或多个存储器芯片中的下一个存储器芯片。已经将存储l^制器用于芯片^^线器(chipset hub)中以及包括了 处理器核的芯片中。许多计算机系统都包括了发送和接收机电路来允许该系统与网络进行无线连接。 附图说明根据如下的详细说明和本专利技术实施例的附图可对本专利技术进行充分地了 解,然而,具体实施例的描述并不会对本专利技术进行限制，其只用于说明和理 解的目的。图1-9中的每一个都是示意框图，其说明了根据本专利技术一些实施例的 叠置芯片和支撑基底；图1(M2中的每一个都是示意框图，其说明了根据本专利技术一些实施例 的叠置存储器芯片；图13是类似于图1和7的叠置芯片装置的热模型；图14是示意框图，其说明了根据本专利技术一些实施例的包括处理器禾瞎 储器4莫块的系统；图15-19中的每一个都是框图，其说明了根据一些实施例的包括存储 器控制器的系统。图1举例说明了包括用于支持多个芯片12,14， 16，和18的基底10的系 统的示意图。为了清楚起见，在芯片之间以及芯片12和基底10之间显示 了间隔，但是在实际实现中在他们之间将会有某些结构或者他们将会彼此 相邻。可以对芯片12-18进行封装。基底10可以是,例如，印刷电路板(PCB), 但慰坏;^i、需的。錢些实施例中，基底10为1板，其支持各种其它的 元件。在其它实施例中，基底10是卡基底(如存储器模块基底或图形卡基 底)，其依次(in turn)由母^S行支撑。箭头20和22示出了热流的主 要方向(但是当然不是热流仅有的方向)。如同可以看见的一样，在图1的 例子中，芯片16和18主要在箭头20的方向上具有热耗散。芯片14在箭头 22和24两个方向上都有热耗散，并且芯片12主要在箭头22的方向上具有热耗散。箭头20和22不需要沿着重力的方向排成一列。温度 Tjl2, Tjl4， Tjl6，和Tjl8分别表示在芯片12， 14， 16，和18中的温度。箭头 20和22只是例子而已。热量从较高的驗流向较低的驗。实际上箭头 20和22的细节可以与所显示的不同并且可以随着芯片温度的变化而变化。 当34行冷却时，热流也可以发生变化。芯片12和18是较高功率的芯片， 而芯片14和16是较低功率芯片,其表示芯片12和18与芯片14和16相比 通常在显著较高的功率J^行操作。然而，因为将芯片12和18放置在艱 的外侧，他们可以更多地进行热耗散，并且温度Tjl2和Tjl8将会比芯片 12和18位于该叠层内侧(如同芯片14和16 —样)的时候要低得多。在图 1的系统中,芯片12和18可以在比衞也们放置在叠层内侧时的情况下更高 的频率和/或电压下运行。此外,由于芯片14和16通常在较低的功率JdS 行操作，他们不需要与较高功率的芯片一样的热耗散。在某些实施例中，芯 片14和16通常在如同芯片12和18 —样的频率和/或电压下进行操作，虽 然不需要这样。在某些实施例中，Tjl2， Tjl4， Tjl6，和Tjl8是大约相同的M,但是在 其它的实施例中，Tjl2， Tjl4， Tjl6，和Tjl8是基本上不同的温度。Tjl2可 以超51^低于Tjl4和Tj16。 Tjl8可以^31^低于Tjl4和Tj16。 Tjl2可 以^31^低于Tj18。 Tjl4可以超31^低于Tj16。芯片18通赚作所处的 功率可以比芯片12通常操作所处的功率要高或者低。芯片16通常操作所 处的功率可以比芯片14通常操作所处的功率要高g低。如同在这里所4顿的，显著较高的功率表示至少大20%。然而，在某些 实施例中,功率方面的^可以是大^^: 2(E并且甚至可以^l百分之 几百。功率差异的例子包括20%^口 5TO之亂50%和100%之间，100%和200%之 间以及大于20TO。已经发展出了各种散热技术(例組織，散热器，液体辨卩,等等。本 专利技术在这里不限于^M特定的这些技术。在某些实施例中,如果M或功耗皿阈值，可以将芯片的频率本文档来自技高网...

【技术保护点】
一种系统，包括：电路板；第一芯片；以及叠置在该第一芯片上的第二芯片，其中该第一芯片耦合于该电路板和该第二芯片之间，并且其中该第一芯片包括用于将该第一芯片所接收的命令转发给该第二芯片的电路。

【技术特征摘要】
US 2006-6-16 11/454,4221、一种系统，包括电路板；第一芯片；以及叠置在该第一芯片上的第二芯片，其中该第一芯片耦合于该电路板和该第二芯片之间，并且其中该第一芯片包括用于将该第一芯片所接收的命令转发给该第二芯片的电路。2、 如权利要求1所述的系统其中该第二芯片通常在显著高于该第一 芯片的功率下操作。3、 如权利要求1所述的系统还包括叠置在该第二芯片上的第三芯片， 以及叠置在该第三芯片上的第四芯片，其中该第四芯片通常在高于该第三 芯片的功率下操作。4、 如权利要求3戶腿的系统其中该第二以及第三芯片不将命令转发 给其它的芯片。5、 如权利要求3戶脱的系统其中该第一和第四芯片通常在显著高于 该第二和第三芯片的功率下操作。6、 如权利要求1戶腿的系统，其中織一芯片将地址、写入,以及 时钟信号转发^B二芯片。7、 如权利要求9戶脱的系统其中所述存辭是存储模块卡的1分，并且戶;M存储模块包括附加的存储器芯片，其中所述附加的存储器芯片不是该第一和第二芯片叠层的一部分。8、 如权利要求1戶腿的系统其中该电路板是母板。9、 如权利要求1所述的系统，还包括一芯片，该芯片包括处理器和存 储控制器并且其中该存储控制器将命令掛共给该第一芯片。10、 如权利要求12所述的系统，还包括耦合到该芯片的，发送和接 收电路，其中该芯片包括戶腐处理器和存储控制器。11、如权利要求l所述的系统还包括叠置在i魏二芯片上的第三芯片， 并且其中该第一和第三芯片通常在高于该第二芯片的功率下操作，并且该第三芯片通常在高于该第一芯片的功率下操作。12、 一种系统，包括 电路板；以及堆叠排列的第一芯片、第二芯片、第三芯片以及第四芯片； 其中该第一芯片耦合于该电路板和该第二芯片之间；该第二芯片耦合于该第一芯片和该第...

【专利技术属性】
技术研发人员：M萨伊尼，D梅赫塔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]