方法、对齐标记和硬掩模材料的使用技术

在一种用于生产对齐标记的方法中，氧化物层和牺牲层被处理以包含凹槽。所述凹槽由填充材料填充。在填充凹槽的过程中，一层填充材料形成在牺牲层上。所述填充材料层通过化学机械抛光去除。所述牺牲层在填充凹槽和去除填充材料层的过程中保护所述氧化物层。然后通过刻蚀去除牺牲层。这提供了一种具有凸起的氧化物层。具有凸起的氧化物层覆盖有导电层，由此所述凸起刺穿氧化物层以形成相关的凸起。所述相关的凸起形成对齐标记。

【技术实现步骤摘要】

本专利技术涉及一种方法，所述方法包括提供具有包含第一层的第一侧 的衬底；形成一个或多个凹槽；在所述一个或多个凹槽中沉积填充材料； 由此也形成第二层填充材料并去除第二层。本专利技术也涉及将硬掩模材料作为牺牲材料在一种方法中使用，所述方 法包括提供具有包含第一层的第一侧的衬底；形成一个或多个凹槽；在 所述一个或多个凹槽中沉积填充材料；由此也形成第二层填充材料并去除 第二层。本专利技术也涉及提供具有第一侧的衬底，所述第一侧包含设置用于形 成电绝缘体的第一层；刻蚀一个或多个凹槽；在所述一个或多个凹槽中沉 积填充材料；由此也形成第二层填充材料并去除第二层。最后，本专利技术涉及由一种方法形成的对齐标记，所述方法包括提供 具有包含第一层的第一侧的衬底；形成一个或多个凹槽；在所述一个或多 个凹槽中沉积填充材料；由此也形成第二层填充材料并去除第二层。
技术介绍
在集成电路处理过程中，多个层以一层设置在另一层上的方式设置在 晶片上。所述层具有导电连接部，称作通路。为了确保层之间通过通路被 连接，使用对齐标记来定位所述层。在第一层上，第一对齐标记与第一电 路图案一起形成。晶片经历多个处理步骤，所述步骤包括在第一层上沉积 第二层。然后，通过测量第一对齐标记的位置来确定第一电路图案在第一 层上的准确位置。第二电路图案在第二层上形成，所述第二层借助所测量 到的第一对齐标记的位置精确地定位在第一层的顶部。第二对齐标记与第 二电路图案一起形成，当第三电路图案将形成在后续处理步骤中沉积在第 二层上的第三层中时，将使用所述第二对齐标记。以光刻工艺在层上形成电路图案或对齐标记。在所述光刻工艺中，光 敏抗蚀剂层施加在晶片上，且所述晶片定位在投影透镜的图像平面上。将掩模版(reticle)置于与图像平面共轭的物平面中。所述掩模版用于对入 射的辐射束进行图案化，以使得在所述辐射束的横截面上包括电路图案或 对齐标记图案。通过位于图像平面上的晶片，光敏抗蚀剂层被曝光为电路 图案或对齐标记图案的图像。然后，晶片经历多个处理步骤，例如烘烤、刻蚀以及施加新的光敏抗 蚀剂层。化学机械抛光(CMP)是在集成电路工艺的多个工艺步骤中频繁使用 的抛光形式。在CMP过程中，在晶片的顶层上浆体(slurry)被擦去，以 使得顶层的厚度减小。抛光作用通过弱化顶层的化学反应而被增强。然而， 化学机械抛光具有多个缺点，例如，在所谓浅沟槽隔离工艺(shallowtrench isolation process)过程中的普通应用。在这种工艺中，提供具有第一表面 的衬底。衬底(包括对齐标记的沟槽)中一系列的沟槽被覆盖在填充沟槽 的氧化物层下面。采用CMP抛光氧化物层回到第一表面。因为在沟槽被 填充以后衬底经过CMP处理，所以在CMP之后的表面是平的，换句话说， 失去了对齐标记的拓扑。那么，如果对齐标记与非透明层相重叠，则失去 对齐标记失去拓扑并且拓扑也不再可见。DE10259322B4 (图l)阐述这能通过使对齐标记的沟槽变宽和变深 来克服，以使得所述沟槽不能被氧化物层填满。对齐标记的沟槽10由氧 化物层50填充。当结构接受CMP处理时，结果是在每个对齐沟槽中有小 的凹陷(dip)(图2)。然而，这造成影响相邻电路的侵蚀101。该侵蚀通 过将牺牲层施加在氧化物层上(图3)而得以防止。牺牲层30填充所述凹 陷，并具有足以高过沟槽边缘水平位置91的厚度。当在后续的工艺步骤 中将氧化物层抛光去除时，CMP工艺始终被施加在平坦表面上，将不会 导致侵蚀，如图4所示。然后，去除在凹陷中的牺牲材料30，.使得在所得 的顶部表面上存在对齐标记的拓扑。通过刻蚀去除牺牲材料，并且注意将 氧化物层保持在适当的位置，即不被除去。最后(图5)，将第一表面与非 透明层100再次重叠，对齐标记的沟槽与非透明层中的凹陷201相对应。 在非透明层上的凹陷201能用于对齐。这种方法的缺陷是其需要加宽对齐标记的沟槽。需要使得对齐标记的 沟槽与电路图案的沟槽一样宽。这是因为当通过成像将对齐标记和电路图 案从掩模版上转移到晶片上时是不精确的。更简单地解释，为形成对齐标 记和电路图案的图像，要采用投影透镜。投影透镜的象差以及对齐标记的 沟槽与电路图案的沟槽之间的宽度差结合起来将导致反应在图像中的对 齐标记和电路图案之间的距离误差。这种距离上的误差导致对齐误差。为 了以尽可能低的成本生产电路图案，电路图案的沟槽被制作得尽可能小。因此，对于如DE10259322B4中所述的宽对齐标记沟槽来说，使对齐标记 的沟槽与电路图案的沟槽一样宽是不允许的。这种方法得另一个缺点是，它需要对齐标记的沟槽比电路图案的沟槽 更深。为在一个层中形成具有两种不同深度的沟槽，需要至少两个不同的 刻蚀步骤。采用两个不同的刻蚀步骤比采用一个刻蚀步骤更昂贵且需要更 多的时间。CMP在所谓W-CMP的流程中的应用(其中W表示钨且其中CMP 表示化学机械抛光)示意性地在图6a-6d中示出。为了结合W-CMP流程 生产(图6a)对齐标记，凹槽1030的第一图案(未示出)和第二图案被 刻蚀入覆盖晶片1000的氧化物层1010。凹槽1030的第一图案与电路图 案对应，凹槽的第二图案与对齐标记对应。然后，氧化物层1010被钨层 1040覆盖(图6b)，由此填充在氧化物层1010上的凹槽1030的第一和第 二图案。在凹槽1030的第一图案上的钨将用作之后将在工艺中由晶片 IOOO制成的最终产品中的通路的导电材料。然后，具有覆盖层的晶片1000经过化学机械抛光步骤(图6c)以去除 所有没有位于凹槽1030中的所有钨。由于氧化物层用作电绝缘体，所以将 仅能通过在凹槽1030中的导电材料进行电流的传导，而涉及相邻的凹槽。 这种在凹槽1030处进行电接触的方式能在氧化物层1010下的晶片1000层 应用。在第二图案处，由CMP形成钨和氧化物之间的高度差。尽管钨没有从 凹槽1030中彻底去除，但是在凹槽中保留的钨的水平位置比保留的氧化物 的水平位置低。与第二图案的对齐依赖于在CMP之后的高度差。然而，CMP也造成在凹槽的第二图案处的氧化物层1010和钨的侵蚀101。侵蚀101导致对齐标记的损坏(在图6c中以圆圈示出)。损坏的对齐 标记导致对齐误差，这将在下文进行解释。在CMP之后紧接着沉积铝层1070 (如图6d所示)。沉积铝层，使得第 一表面在氧化物层1010的接触表面上，并且铝层具有与所述第一表面相反 的自由表面。当沉积铝层1070时，在对齐标记处氧化物和钨的高度差被转 移到自由表面处的高度差，在所述自由表面上形成对齐标记。由于铝对于 对齐辐射是不透明的，所以对齐铝层1070依赖于所述自由表面的高度差。对在氧化物层1010上的对齐标记的损坏也被转移到所述自由表面上， 并导致在对齐位置上的误差。另一方面，在自由表面上的小高度差造成低 信噪比。低信噪比导致对齐误差。在太低的信噪比下，根本不可能实现对 齐。侵蚀(对对齐标记的损坏)的效果通过将对齐标记上的线划分成多个 段而得以最小化。然而，通过对对齐标记进行分段，在CMP工艺之后钨和 氧化物之间的高度差将比没有进行分段时小。这与CMP工艺的特征有关。由于在接触表面下的钨和氧化物之间的高度差小，所以所述自由表面 的高度差小，这导致本文档来自技高网...

【技术保护点】
一种方法，其特征在于包括步骤：提供具有第一侧的衬底（１０００），所述第一侧具有第一层（１０１０）；在所述第一层上沉积牺牲层（１０２０）；在至少延伸入第一层的牺牲层上形成一个或多个凹槽（１０３０）；在所述一个或多个凹槽中沉积填充材料，由此也在所述牺牲层上形成由填充材料构成的第二层（１０４０）；从牺牲层去除第二层；以及通过采用避免刮伤所述第一层的第一工艺去除所述牺牲层。

【技术特征摘要】
US 2006-10-10 11/544,9481.一种方法，其特征在于包括步骤提供具有第一侧的衬底(1000)，所述第一侧具有第一层(1010)；在所述第一层上沉积牺牲层(1020)；在至少延伸入第一层的牺牲层上形成一个或多个凹槽(1030)；在所述一个或多个凹槽中沉积填充材料，由此也在所述牺牲层上形成由填充材料构成的第二层(1040)；从牺牲层去除第二层；以及通过采用避免刮伤所述第一层的第一工艺去除所述牺牲层。2. 根据权利要求l所述的方法，其中，所述一个或多个凹槽中的每个 都具有在牺牲层中延伸的第一部分(1050)，其特征在于采用第二工艺去除所述第二层(1040);以及设置牺牲层(1020)、填充材料、第一工艺和第二工艺，以将填充材 料以适当的位置保持在所述凹槽的第一部分中。3. 根据权利要求2所述的方法，其特征在于每个凹槽的第一部分(1050)具有大于2.5nm或大于5nm或大于7.5nm 的高度，所述高度在面对但远离衬底(1000)的第一层(1010)的表面(1011) 和第一部分的顶部表面(1232)之间测量得到。4. 根据权利要求2和3中任一项所述的方法，其特征在于-确定第一组的至少一个第一部件的一个或多个特征(1060)的对齐位置，所述第一组包括衬底、第一层(1010)和牺牲层(1020);以预先确定的到一个或多个特征的对齐位置的距离，形成一个或多个凹槽(1030);在暴露的、未刮伤的第一层上沉积不透明的第三层(1070)，所述不 透明的第三层具有面对但远离衬底的自由表面(1100)，由此形成多个凸 起(1090)，其中所述多个凸起具有与同凹槽的所述第一部分关联的位置 相对应的关联位置。5. 根据权利要求2和3中任一项所述的方法，其中所述第一层(1010) 形成电绝缘体，其特征在于-通过所述第一层延伸所述一个或多个凹槽(1030)，以到达衬底(1000) 的多个导电区域(1080);以及将导电填充材料施加在一个或多个凹槽中；将第四导电层(1070)沉积在暴露的、未刮伤的层和填充材料上方。6. 根据权利要求l-5中任一项所述的方法，其特征在于 所述与第二组的至少一个第二部件相对应的一个或多个凹槽(1030)，所述第二组包括对齐标记、重叠标记、集成电路的电路图案、衬底识别码、 衬底处理码和条形码。7. 根据权利要求l-6中任一项所述的方法，其特征在于 所述第一工艺包括刻蚀。8. 根据权利要求2-7中任一项所述的方法，其特征在于 所述第二工艺包括化学机械抛光。9. 采用硬掩模材料作为牺牲层用在所述方法中的一种应用，所述方 法包括步骤提供具有第一侧的衬底(1000)，所述第一侧具有第一层(1010); 在所述第一层上沉积牺牲层(1020);在至少延伸入第一层的牺牲层上形成一个或多个凹槽(1030);在所述一个或多个凹槽中沉积填充材...

【专利技术属性】
技术研发人员：理查德约翰尼斯弗郎西斯克斯范哈恩，埃维哈德斯康尼利斯摩斯，
申请(专利权)人：ASML荷兰有限公司，
类型：发明
国别省市：NL[]