一种提高芯片抗电过应力能力的方法技术

本发明专利技术属于半导体芯片封装测试技术领域，具体为一种提高芯片抗电过应力能力的方法。本发明专利技术采用优化的芯片焊接温度－时间曲线，具体而言是提高焊接最高温度到３６３－３６５℃，延长焊料熔融时间到３８－４０分钟，降低焊后降温速率到８．５－９．０℃，得到无焊料空洞器件．采用开式感应负载测试方法，比较芯片焊接工艺优化前、后其抗电过应力的能力。结果表明，本发明专利技术方法能有效提高芯片抗电过应力的能力，具有重要的应用价值。

【技术实现步骤摘要】

本专利技术属于半导体芯片封装测试
，具体涉及一种提高芯片抗电过应力能力的 方法。 技术背景电过应力是指所有的过度电性应力。当电应力超过芯片最大极限后，器件功能将会减 弱或损坏，是器件使用过程中最常见的失效形式之一，往往发生在大电流或高电压下的工 作环境下，尤其是易于发生在半导体功率器件([l] Chih Yao Huang， Solid-State Electronics, 2005,49:1925)。该失效形式因无法预测、破坏性极大己成为业界难题，而 被广泛重视和深入研究。研究重点之一就是如何改进芯片的抗电过应力能力。降低工作电压或者减小工作电流能有效提高器件的寿命，但是这种方法在实际应用中 有许多限制或不适用。因为随着半导体技术的不断发展，器件在向着小尺寸方向发展。尽 管小尺寸器件的工作电压或电流降低了，但伴随着器件特征尺寸的减小，与大尺寸器件相 比，小尺寸器件在正常工作条件下的电场强度却更高。因此小尺寸器件更加容易发生电过 应力损伤而造成失效。通过改变芯片的栅极材料也能有效的提高其抗电过应力能力，但是这种方法可能引起 材料的其他性能如力学性能的改变，如新的栅极材料与衬底之间的应力失配问题或者漏电流等([2] S.Y. Tan, Microelectronics, 2007,38:783)，因而新型的栅极材料还在不断的研究过程中。对芯片的焊接工艺进行优化能很好的提高其抗电过应力的能力，也是现在研究得多 的、效果最好的提高器件抗电过应力能力的方法。比如对芯片焊接工艺所使用的焊膏成分 进行优化，可以有效的减少焊料层中的空洞，因为焊料空洞是导致电过应力的主要因素之 一 ([3] CHANG J， WANG L， DIRK J， Welding Journal, 2006,85:63)。但此方法不能完 全的避免焊料空洞。现在用于提高芯片抗电过应力的处理技术研究的重点在于如何实现工 艺简单、经济、效果显著又无污染的处理技术。
技术实现思路
本专利技术的目的在于提出一种工艺简单、经济有效、无污染的提高芯片抗电过应力能力 的方法。本专利技术提出的提高芯片抗电过应力能力的方法，是优化芯片焊接温度时间曲线，其具 体步骤为；提高最高温度到363-365°C，延长焊料熔融时间到38-40分钟，降低焊后降温 速率到8. 5-9. (TC/秒，得到无焊料空洞的器件。附图l为优化后的焊接温度-时间曲线。对本专利技术方法焊接效果的分板比较如下选取(如60个)样品分为两组，标记为A 组、B组，使用优化前、后的温度-时间曲线分别对这两组样品进行芯片焊接试验。将含有 焊膏的引线框架和芯片置于回流炉中，通过高纯氮气除氧后，开始加热，进行焊接。然后，比较所得到的两组样品的焊料空洞含量，利用X-Ray测量器件焊料空洞含量， 其结果如图2所示。结果表明，按焊接工艺优化前的温度-时间曲线进行焊接，器件焊料 的空洞含量在1.4%-6.6%之间(根据设备误差，误差范围为±0.1%)。有的空洞含量甚至已 经接近规范的最大允许值(10%)。而按焊接工艺优化后的温度时间曲线进行焊接，器件焊 料空洞含量为零。开式感应负载是考察器件抗电过应力能力的参数，对经过上述方法处理后的两组样品 进行开式感应负载测试，具体参数见实施l，结果如图3所示。结果表明，优化后的芯片 发生电过应力的能量由优化前的279.3mJ提高到307.6mJ,优化后的芯片发生电过应力的 电流由优化前的41.8A提高到46.1A。以上结果表明，采用优化的温度-时间曲线进行芯片 焊接，可以有效的减少焊料层的空洞，芯片的抗电过应力的能力得到了明显的提卨。 附图说明图1为优化后的芯片焊接温度-时间曲线。图2为利用X-Ray测量器件焊料空洞含量所得的图，其中图2(a)为A组的器件空洞含 量测量图，图2(b)为B组的器件空洞含量测量图。图3为器件抗电过应力能力的对比图，其中图3 (a)为器件发生电过应力时的能量对 比，图3 (b)为器件发生电过应力时的电流对比，其中实心点线对应A组样品，三角形点 线对应B组样品具体实施方式对功率芯片按
技术实现思路
所述步骤进行处理随机选取60个待焊接的功率芯片，分为两组，每组30个样品。分别对这两组样品进行芯片焯接试验，其中一组采用未优化的温 度-时间曲线进行芯片焊接，标记为A组；另一组采用己优化的温度-时间曲线进行芯片焊 接，标记为B组。附图1为优化后的焊接温度-时间曲线，曲线的最高温度、焊料熔融时 间和焊后降温速率分别为363.3'C、 38分钟和8.95'C/秒。而优化前的焊接温度-时间曲线 的最高温度、焊料熔融时间和焊后降温速率分别为360.9'C、 37分钟和9.82'C/秒。优化后 的焊接温度-时间曲线有三大变化最高温度提高，熔融时间延长，焊后降温速率降低。提高温度，可增加芯片下焊膏的流动性，有利于焊膏内空气排出芯片焊接区域；延长熔融 时间，有利于焊膏内空气的完全排出；降低焊后降温速率，有利于保护芯片，减少芯片产 生微裂纹的可能性。再比较所得到的两组样品的焊料空洞含量。每组随机抽取5个样品，利用X-Ray测量 器件焊料空洞含量，其结果如图2所示。结果表明，在焊接工艺优化前器件焊料的空洞含 量在1.4%-6.6%之间(根据设备误差，误差范围为±0.1%)。采用优化前的温度-时间曲线进 行芯片焊接，器件含有含量不一的空洞，有的空洞含量甚至己经接近规范的最大允许值 (10%)。而采用优化后的温度-时间曲线进行芯片焊接的器件无一包含有焊料空洞，优化效 果非常显著。对经过上述方法处理后的两组样品进行开式感应负载测试。它的测试原理是，对器件 施加栅压使电路导通后，外部电源对电感器充电，直到电感器的电流达到预期测试数值， 这是电感器的充电阶段；随后关断器件栅压，电感器对器件反向放电，这是电感器的放电 阶段。电感器对器件反向放电，使器件进入雪崩状态，从而可以考察器件抗电过应力的能 力。测试条件为漏极电压VDD=23V，栅源极间电压Ves=10V，电感L=0.3mH。对它们 发生电过应力时的能量与电流进行比较，所得结果如图3所示。结果表明，含有焊料空洞 的器件发生电过应力时的能量与电流的平均值分别为279.3mJ和41.8A，而无焊料空洞的 器件发生电过应力时的能量与电流的平均值分别为307.6mJ和46.1A。由此可知无焊料空 洞的器件需要更高的能量与更大的电流才会发生电过应力失效，因此无焊料空洞器件的抗 电过应力能力高于含有焊料空洞的器件。以上结果表明，采用优化的温度-时间曲线进行芯 片焊接，可以有效的减少焊料层的空洞，芯片的抗电过应力的能力得到了明显的提高。本文档来自技高网...

【技术保护点】
一种提高芯片抗电过应力能力的方法，其特征在于具体步骤为：提高焊接最高温度到３６３－３６５℃，延长焊料熔融时间到３８－４０分钟，降低焊后降温速率到８．５－９．０℃／秒，得到无焊料空洞的器件。

【技术特征摘要】
1.一种提高芯片抗电过应力能力的方法，其特征在于具体步骤为提高焊接最高温度到363-365℃，...

【专利技术属性】
技术研发人员：俞宏坤，吴顶和，彭雅芳，方强，邵雪峰，
申请(专利权)人：复旦大学，
类型：发明
国别省市：31[中国|上海]