半导体结构制造技术

本发明专利技术提供一种降低互相扩散的半导体结构，包括第一阱区和第二阱区在半导体基底内，绝缘区在第一和第二阱区之间且邻接第一和第二阱区，栅极介电层在第一和第二阱区上；以及在栅极介电层上的栅极电极条，且从第一阱区上方延伸至第二阱区上方。栅极电极条包含在第一阱区上方的第一部分、在第二阱区上方的第二部分以及在绝缘区上方的第三部分，第三部分的厚度大体上小于第一和第二部分的厚度。

【技术实现步骤摘要】

本专利技术涉及半导体元件，特别涉及金属氧化物半导体元件以及其制造方法。
技术介绍
在集成电路制造技术中，为了改善短沟道效应，源极和漏极区的热预算、掺杂浓度以及掺杂深度都持续地降低，因而造成在金属氧化物半导体(MOS) 元件中较低的多晶硅栅极掺杂浓度。当多晶硅栅极的掺杂浓度低于临界值， 会导致在多晶硅栅极与其下的栅极介电质之间的界面产生空乏层，造成有效 介电厚度的增加以及饱和电流的下降。为了改善此问题，通常使用栅极前(pre-gate)掺杂工艺来改善MOS元件 的效能。在典型的栅极前掺杂工艺中，于栅极介电层和多晶硅层形成之后， 但是在其图案化前，会在多晶硅层中注入希望的掺杂物，然后实施退火程序 将掺杂物驱入并活化。此程序会使多晶硅栅极和其下方的栅极介电质之间的 界面增加掺杂浓度，并因而除去空乏层。然而，传统的预掺杂(pre-doping)工艺会受到限制，图1为传统预掺杂 工艺中间过程的剖面图，p型阱区2和n型阱区4通过浅沟隔绝(STI)区6彼 此分开，栅极介电层8在p型阱区2、 n型阱区4以及浅沟隔绝区6上形成， 接着形成多晶硅层IO。掩模12覆盖在p型阱区2上方，并且将p型掺杂物 注入多晶硅区102中，其是位于n型阱区4上方。将掩模12移除，然后使用 如虚线所示的掩模14，将n型掺杂物注入多晶硅区IO!中，其是位于p型阱 区2上方。接下来实施退火程序以驱入注入的掺杂物，其通常位于多晶硅层 10的上面部分，并以此程序向下至多晶硅层10的下面部分，如箭头16所标不o不利地，当掺杂物向下驱入时，会产生互相扩散现象，如箭头18所标 示，造成p型掺杂物侧向扩散至多晶硅区10p以及n型掺杂物侧向扩散至 多晶硅区102。当多晶硅层10和介电层8图案化之后，所形成的NMOS元件中的栅极多晶硅不利地含有p型掺杂物，且所形成的PMOS元件中的栅极多晶硅(gate poly)也不利地含有n型掺杂物，这些不利地扩散的掺杂物会抵销 掉部分希望的掺杂物，造成临界电压变动。在小尺寸集成电路中，上述所讨论的问题变得更严重，例如，在使用65nm 技术形成的集成电路中，所注入的p型掺杂物与邻近的NMOS元件的栅极多 晶硅之间的空隙距离D只有约70nm，而多晶硅层10的厚度T约为100nm， 其甚至还大于空隙距离D，侧向扩散很严重且无法忽略，如果使用更小尺寸 的技术，此问题将会更加严重。因此，该问题限制了未来的元件效能以及元 件最佳化的改善。因此，业界急需一种半导体结构以及包含预掺杂的制造方法，以得到结 合掺杂浓度增加，同时克服公知技艺缺点的优势。
技术实现思路
本专利技术提供一种半导体结构，包括半导体基底，第一阱区和第二阱区在 半导体基底内，绝缘区在第一和第二阱区之间，且邻接第一和第二阱区，栅 极介电层在第一和第二阱区上，以及栅极电极条在栅极介电层上，且从第一 阱区上方延伸至第二阱区上方。栅极电极条包括第一部分在第一阱区上方、 第二部分在第二阱区上方以及第三部分在绝缘区上方，第三部分的厚度大体 上小于第一和第二部分的厚度。本专利技术又提供一种半导体结构，包括半导体基底，n型金属氧化物半导 体(NMOS)元件以及p型金属氧化物半导体(PMOS)元件。NMOS元件包含p 型阱区在半导体基底内，第一栅极介电质在p型阱区上，第一栅极电极在第 一栅极介电质上，以及第一栅极间隙壁在第一栅极电极的侧壁上。PMOS元 件包含n型阱区在半导体基底内，第二栅极介电质在n型阱区上，第二栅极 电极在第二栅极介电质上，以及第二栅极间隙壁在第二栅极电极的侧壁上。 该半导体结构还包括绝缘区邻接p型阱区和n型阱区，以及凹陷的导电区将 第一栅极电极和第二栅极电极分开。凹陷的导电区只覆盖在绝缘区上方，且 凹陷的导电区的厚度大体上小于第一和第二栅极电极的厚度。本专利技术又提供一种半导体结构，包括半导体基底，p型阱区在半导体基 底内，n型阱区在半导体基底内，浅沟隔绝(STI)区邻接p型阱区和n型阱区，其中p型阱区和n型阱区被浅沟隔绝区分开，栅极介电条从p型阱区上方延伸至浅沟隔绝区以及n型阱区上方，含硅条在栅极介电条上，其中含硅条的 凹陷部分在浅沟隔绝区上方的区域内，凹陷部分的厚度小于含硅条在p型阱 区和n型阱区上方部分的厚度，且具有厚度差，n型源极/漏极区在p型阱区 内且邻接含硅条，以及p型源极/漏极区在n型阱区内且邻接含硅条。此外，本专利技术还提供一种半导体结构的制造方法，包括提供半导体基底， 形成第一阱区在半导体基底内，形成第二阱区在半导体基底内，形成绝缘区 邻接第一和第二阱区，形成栅极介电层在第一和第二阱区上，以及形成栅极 电极条在栅极介电层上。该栅极电极条从第一阱区上方延伸至第二阱区上 方，栅极电极条包括第一部分在第一阱区上方、第二部分在第二阱区上方以 及第三部分在绝缘区上方。该方法还包括使第三部分的表面凹陷至其厚度小 于第一和第二部分的厚度。本专利技术又提供一种半导体结构的制造方法，包括提供半导体基底，形成 第一阱区在半导体基底内，形成第二阱区在半导体基底内，形成浅沟隔绝(STI) 区邻接第一和第二阱区，形成栅极介电层在浅沟隔绝区以及第一和第二阱区 上，形成栅极电极层在栅极介电层上，对部分的栅极电极层进行预掺杂形成 第一预掺杂区，其中第一预掺杂区在第一阱区以及邻接第一阱区的部分的浅 沟隔绝区上方，对部分的栅极电极层进行预掺杂形成第二预掺杂区，其中第 二预掺杂区在第二阱区以及邻接第二阱区的部分的浅沟隔绝区上方，使第一 和第二预掺杂区交界的部分凹陷，其中交界的部分只在浅沟隔绝区上方，以 及在凹陷步骤后进行退火程序。本专利技术的实施例的优点包括降低MOS元件的栅极电极中预掺杂的不纯 物的互相扩散，改善临界电压的控制，改善元件的匹配性，以及更进一步縮 小集成电路尺寸的能力。附图说明图1为传统预惨杂工艺的中间过程的剖面图。图2为具有两个内连接MOS元件的电路的电路图。图3至图8C为形成如图2所示的电路的中间过程的剖面图。其中，附图标记说明如下2、 144 p型阱区; 4、 244 n型阱区； 6、 42 浅沟隔绝(STI)区； 8、 46 栅极介电层；10 多晶硅层； 10 102 多晶硅区； 12、 14 掩模；16、 156、 256 掺杂物向下驱入；18 掺杂物互相扩散； 20 电路；22 PMOS元件； 24 PMOS元件的栅极； 26 NMOS元件； 28 NMOS元件的栅极； 162 NMOS元件的漏极； 262 PMOS元件的漏极； 100 NMOS区； 200 PMOS区；40 基底； 48 栅极电极层；152 n型掺杂区； 252 p型掺杂区；250 光阻；54 凹陷的栅极电极区；154、 254 栅极电极；158、 258 掺杂物扩散至栅极电极;162、 262 源极/漏极区；60 栅极间隙壁；64、 164、 264 硅化物区。具体实施方式为了让本专利技术的上述目的、特征、及优点更能明显易懂，以下配合附图 进行详细说明。本专利技术的较佳实施例的制造和使用如下所述，然而本专利技术还提供许多可 应用的方案，其可以在各种特殊的应用中实行，在此所提及的特定实施例仅 说明以特定方式去使用与制造本专利技术，并非用以限定本专利技术的保护范围。图2为示范性电路20的电路图，其包含p型金属氧化物半导体(PM本文档来自技高网...

【技术保护点】
一种半导体结构，其特征是包括：一半导体基底；一第一阱区，设置于该半导体基底内；一第二阱区，设置于该半导体基底内；一绝缘区，设置于该第一和第二阱区之间，且邻接该第一和第二阱区；一栅极介电层，设置于该第一和第二阱区上；以及一栅极电极条，设置于该栅极介电层上，且从该第一阱区上方延伸至该第二阱区上方，其中该栅极电极条包括一设置于该第一阱区上方的第一部分、一设置于该第二阱区上方的第二部分以及一设置于该绝缘区上方的第三部分，其中该第三部分的厚度大体上小于该第一和第二部分的厚度。

【技术特征摘要】
US 2007-3-19 11/725,4041. 一种半导体结构，其特征是包括一半导体基底；一第一阱区，设置于该半导体基底内；一第二阱区，设置于该半导体基底内；一绝缘区，设置于该第一和第二阱区之间，且邻接该第一和第二阱区；一栅极介电层，设置于该第一和第二阱区上；以及一栅极电极条，设置于该栅极介电层上，且从该第一阱区上方延伸至该第二阱区上方，其中该栅极电极条包括一设置于该第一阱区上方的第一部分、一设置于该第二阱区上方的第二部分以及一设置于该绝缘区上方的第三部分，其中该第三部分的厚度大体上小于该第一和第二部分的厚度。2. 如权利要求1所述的半导体结构，其特征是该第三部分的厚度比该第 一和第二部分的厚度小200A以上。3. 如权利要求1所述的半导体结构，其特征是该第三部分包括在一含硅 层上的一硅化物层。4. 如权利要求3所述的半导体结构，其特征是该含硅层的厚度小于400A。5. 如权利要求1所述的半导体结构，其特征是该第三部分只包括一硅化 物层，且其中该第一和第二部分各自包括在一多晶硅层上的一硅化物层。6. 如权利要求1所述的半导体结构，其特征是还包括-一第一栅极间隙壁，设置于该栅极电极条的该第一部分的一侧壁上； 一第一源极/漏极区，邻接该栅极电极条的该第一部分； 一第二栅极间隙壁，设置于该栅极电极条的该第二部分的一侧壁上；以及一第一源极/漏极区，邻接该栅极电极条的该第二部分。7. 如权利要求1所述的半导体结构，其特征是该第一阱区为一p型阱区， 且其中该第二阱区为一 n型阱区。8. 如权利要求7所述的半导体结构，其特征是每一个该栅极电极条的该 第一和第二部分包括在一多晶硅层上的一硅化物层，其中在该栅极电极条的 第一部分内的该多晶硅层具有净的n型惨杂物，且在该栅极电极条的第二部分内的该多晶硅...

【专利技术属性】
技术研发人员：廖忠志，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]