基于双栅的具有P型沟道特性的新型半导体器件制造技术

本发明专利技术公开一种基于双栅的具有P型沟道特性的新型半导体器件，在传统AlGaN/GaN HEMT器件中引入底部栅极，通过背栅与顶栅控制沟道，实现具有P沟道特性的HEMT器件。一方面，通过顶部栅极偏置电压，使得器件处于关断状态。降低底部栅极偏置电压，削弱顶部栅所产生的电场，使得沟道二维电子气重新产生，实现P型沟道器件特性。另一方面，在开态下，进一步减小底部栅极偏置电压，异质结界面三角形势阱的深度增加，从而增大器件的开态电流。本发明专利技术实现的是一种基于双栅的具有P型沟道特性的新型半导体器件，避免了传统HEMT器件的无法实现二维空穴气，P型沟道的HEMT器件难以制造的难题，为实现具有P型沟道特性的HEMT器件提供新的思路。具有P型沟道特性的HEMT器件提供新的思路。具有P型沟道特性的HEMT器件提供新的思路。

【技术实现步骤摘要】
基于双栅的具有P型沟道特性的新型半导体器件


[0001]本专利技术涉及半导体器件
，具体涉及一种基于双栅的具有P型沟道特性的新型半导体器件。

技术介绍

[0002]功率半导体器件在电力电子、微波通信等领域具有极其广泛的应用，最近几十年来，硅基器件作为主流的功率半导体器件一直是应用与研究的热点，也得到了非常快速的发展以及重要的成果。然而，随着人类社会与科学技术的飞速发展，已有的硅基功率半导体器件已经很难满足一些特定领域对器件的性能要求。
[0003]在硅基器件已逐渐逼近其理论极限的情况下，具有宽禁带、高击穿电场、耐高温、抗辐射等优点的GaN材料具有很大的潜在市场价值。P型沟道GaN材料结构是GaN基数字电路的基础，例如常见的P沟道金属
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氧化物
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半导体(MOS)晶体管和N沟道MOS晶体管组成CMOS电路。目前，随着金属有机化合物化学气相沉积(MOCVD)或分子束外延(MBE)技术在氮化镓材料应用中的进展和关键薄膜生长技术的突破，成功生长出了GaN多种异质结构。例如AlGaN/GaN异质结，由于存在高密度、高迁移率的二维电子气，可以实现性能非常优异的HEMT器件。但是，现有技术中，很难外延出P型沟道的GaN基异质材料，且传统P型器件目前普遍存在的空穴迁移率低，受主杂质注入易引起晶格损伤且难以激活等一系列问题都尚未得到更好的解决，严重阻碍了数字集成电路的发展，同时制约了GaN数字控制器件在射频和功率集成电路方面的发展。

技术实现思路

[0004]本专利技术所要解决的是传统P沟道器件GaN基异质材料难以生长导致的工艺难度大，空穴迁移率低，受主杂质不易激活的问题，提供一种基于双栅的具有P型沟道特性的新型半导体器件，旨在不改变GaN HEMT器件优异特性的同时实现P沟道器件特性。
[0005]为解决上述问题，本专利技术是通过以下技术方案实现的：
[0006]一种基于双栅的具有P型沟道特性的新型半导体器件，该新型半导体器件包括衬底层、缓冲层、沟道层、势垒层、钝化层、源极、漏极和顶部栅极；衬底层、缓冲层、沟道层、势垒层和钝化层自下而上依次叠置；源极和漏极位于缓冲层或沟道层上方的两端，且源极和漏极为欧姆接触；顶部栅极位于钝化层，并处于源极和漏极之间；其不同之处是，该新型半导体器件还包括底部栅极和P型掺杂区；底部栅极从衬底层的底部一直延伸至缓冲层的中下部；P型掺杂区位于缓冲层，并包覆在底部栅极的外侧；底部栅极和P型掺杂区同时位于顶部栅极的正下方。
[0007]上述方案中，底部栅极和P型掺杂区为肖特基接触。
[0008]上述方案中，顶部栅极与底部栅极控制同一沟道。
[0009]上述方案中，顶部栅极与底部栅极的对称中线重合。
[0010]上述方案中，顶部栅极与底部栅极的宽度一致。
[0011]另一种基于双栅的具有P型沟道特性的新型半导体器件，该新型半导体器件包括衬底层、缓冲层、沟道层、势垒层、钝化层、源极、漏极和顶部栅极；衬底层、缓冲层、沟道层、势垒层和钝化层自下而上依次叠置；源极和漏极位于缓冲层或沟道层上方的两端，且源极和漏极为欧姆接触；顶部栅极位于钝化层，并处于源极和漏极之间；其不同之处是，该新型半导体器件还包括底部栅极和P型掺杂区；底部栅极位于衬底层，P型掺杂区位于缓冲层的中下部，且底部栅极的顶部与P型掺杂区的底部相贴；底部栅极和P型掺杂区同时位于顶部栅极的正下方。
[0012]上述方案中，底部栅极和P型掺杂区为肖特基接触。
[0013]上述方案中，顶部栅极与底部栅极控制同一沟道。
[0014]上述方案中，顶部栅极与底部栅极的对称中线重合。
[0015]上述方案中，顶部栅极与底部栅极的宽度一致。
[0016]与现有技术相比，本专利技术避开了传统P沟道器件存在的空穴迁移率低，受主杂质难以激活且GaN基异质材料工艺难度大等众多问题，在基于二维电子气导电的传统AlGaN/GaN HEMT器件中引入底部栅极，与P型掺杂区形成肖特基接触，更好的与顶部栅极控制同一沟道，实现具有P沟道特性的HEMT器件。一方面，通过顶部栅极偏置电压，使得器件处于关断状态。降低底部栅极偏置电压，削弱顶部栅极所产生的电场，使得沟道二维电子气重新产生，实现P型沟道器件特性。另一方面，在开态下，进一步减小底部栅极偏置电压，异质结界面三角形势阱的深度增加，从而增大器件的开态电流。本专利技术实现的是一种基于双栅的具有P型沟道特性的新型半导体器件，避免了传统HEMT器件的无法实现二维空穴气，P型沟道的HEMT器件难以制造的难题，为实现具有P型沟道特性的HEMT器件提供新的思路。
附图说明
[0017]图1为一种基于双栅的具有P型沟道特性的新型半导体器件的结构示意图。
[0018]图2为另一种基于双栅的具有P型沟道特性的新型半导体器件的结构示意图。
[0019]图3为器件异质结处电子浓度随底部栅极电压变化示意图。
[0020]图4为转移特性曲线图。
[0021]图中标号：1、衬底层；2、缓冲层；3、底部栅极；4、P型掺杂区；5、沟道层；6、势垒层；7、钝化层；8、源极；9、漏极；10、顶部栅极。
具体实施方式
[0022]为使本专利技术的目的、技术方案和优点更加清楚明白，以下结合具体实例，对本专利技术进一步详细说明。
[0023]实施例1：
[0024]参见图1，一种基于双栅的具有P型沟道特性的新型半导体器件，该新型半导体器件为横向器件，包括衬底层1、缓冲层2、沟道层5、势垒层6、钝化层7、源极8、漏极9、顶部栅极10、底部栅极3和P型掺杂区4。
[0025]衬底层1、缓冲层2、沟道层5、势垒层6和钝化层7自下而上依次叠置。源极8和漏极9位于缓冲层2或沟道层5上方的两端，即源极8和漏极9可以位于缓冲层2上方的沟道层5、势垒层6和钝化层7的两端，或者源极8和漏极9位于沟道层5上方的势垒层6和钝化层7的两端。
源极8和漏极9为欧姆接触。顶部栅极10位于钝化层7，并处于源极8和漏极9之间。其特征是，该新型半导体器件还包括底部栅极3从衬底层1的底部一直延伸至缓冲层2的中下部。P型掺杂区4位于缓冲层2，并包覆在底部栅极3的外侧。底部栅极3和P型掺杂区4形成肖特基接触，且同时位于顶部栅极10的正下方，顶部栅极10的投影到底部栅极3上，此时顶部栅极10与底部栅极3控制同一沟道。为了获得更好的效果，在本专利技术优选实施例中，顶部栅极10与底部栅极3的对称中线重合，即两条对称中线处于同一条纵向直线上，且顶部栅极10与底部栅极3的宽度一致。
[0026]实施例2：
[0027]参见图2，另一种基于双栅的具有P型沟道特性的新型半导体器件，该新型半导体器件为横向器件，包括衬底层1、缓冲层2、沟道层5、势垒层6、钝化层7、源极8、漏极9、顶部栅极10、底部栅极3和P型掺杂区4。源极8和漏极9位于缓冲层2或沟道层5上方的两端，即源极8和漏极9可以位于缓冲层2上方的沟道层5、势垒层6和钝化层7的两端，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.基于双栅的具有P型沟道特性的新型半导体器件，该新型半导体器件包括衬底层(1)、缓冲层(2)、沟道层(5)、势垒层(6)、钝化层(7)、源极(8)、漏极(9)和顶部栅极(10)；衬底层(1)、缓冲层(2)、沟道层(5)、势垒层(6)和钝化层(7)自下而上依次叠置；源极(8)和漏极(9)位于缓冲层(2)或沟道层(5)上方的两端，且源极(8)和漏极(9)为欧姆接触；顶部栅极(10)位于钝化层(7)，并处于源极(8)和漏极(9)之间；其特征是，该新型半导体器件还包括底部栅极(3)和P型掺杂区(4)；底部栅极(3)从衬底层(1)的底部一直延伸至缓冲层(2)的中下部；P型掺杂区(4)位于缓冲层(2)，并包覆在底部栅极(3)的外侧；底部栅极(3)和P型掺杂区(4)同时位于顶部栅极(10)的正下方。2.根据权利要求1所述的基于双栅的具有P型沟道特性的新型半导体器件，其特征是，底部栅极(3)和P型掺杂区(4)为肖特基接触。3.根据权利要求1所述的基于双栅的具有P型沟道特性的新型半导体器件，其特征是，顶部栅极(10)与底部栅极(3)控制同一沟道。4.根据权利要求1所述的基于双栅的具有P型沟道特性的新型半导体器件，其特征是，顶部栅极(10)与底部栅极(3)的对称中线重合。5.根据权利要求1所述的基于双栅的具有P型沟道特性的新型半导体器件，其特征是，顶部栅极(10)与底部栅极(3)的宽度一致。6.基...

【专利技术属性】
技术研发人员：李琦，王磊，陈永和，姜焱彬，黄晓咪，杨保争，曾鹏，何智超，张锋，
申请(专利权)人：桂林电子科技大学，
类型：发明
国别省市：