针对不同数据速率的ADC重新配置制造技术

本发明专利技术涉及针对不同数据速率的ADC重新配置。公开了一种具有模数转换器(ADC)的接收器。可以基于接收器的数据速率对ADC进行重新配置。例如，每个时间交织的ADC的较多部分可以被启用以支持接收器的较高数据速率，而ADC的较少部分可以被用于支持接收器的较低数据速率。少部分可以被用于支持接收器的较低数据速率。少部分可以被用于支持接收器的较低数据速率。

【技术实现步骤摘要】
针对不同数据速率的ADC重新配置
[0001]本申请为于2020年7月17日提交、申请号为202010692323.7、专利技术名称为“针对不同数据速率的ADC重新配置”的中国专利申请的分案申请。所述母案申请优先权日为2019年7月22日。


[0002]本公开内容总体上涉及接收器设备，更具体地涉及包括基于接收器的数据速率的可重新配置的模数转换器(ADC)的接收器设备。

技术介绍

[0003]高速通信系统以高数据速率(例如，10GS/s及更高)在通信链路上传输数据。高速通信系统中的接收设备可以包括模数转换器，以将接收到的模拟信号转换为数字形式以进行数字信号处理。随着信令速度的增加，包括在接收设备中的模数转换器的采样速率将继续增加，以便使接收设备能够从模拟信号中恢复数据。

技术实现思路

[0004]本公开内容的实施方式包括具有时间交织的模数转换器(ADC)的接收器。可以根据接收器的配置的数据速率来对时间交织的ADC进行重新配置。在一个实施方式中，时间交织的ADC每个包括多个子ADC，其中每个子ADC以不同的相位对模拟输入信号进行采样以生成模拟输入信号的数字样本。
[0005]取决于接收器的配置的数据速率，可以启用每个时间交织的ADC的子ADC的不同的集合。例如，每个时间交织的ADC的子ADC中的较多子ADC可以用于支持接收器的较高的数据速率，每个时间交织的ADC的子ADC中的较少子ADC可以用于支持接收器的较低的数据速率。因此，时间交织的ADC可以根据接收器的期望的数据速率进行缩放。/>[0006]说明书中描述的特征和优点并非包括一切，并且特别地，鉴于附图、说明书和权利要求书，许多附加特征和优点对于本领域普通技术人员而言将是明显的。此外应当注意的是，说明书中使用的语言主要是出于可读性和指导的目的而选择的，并且可能未被选择以划定或限制本专利技术的主题。
附图说明
[0007]所公开的实施方式具有优点和特征，所述优点和特征将根据具体实施方式、所附权利要求书和附图(或绘图)而变得更加明显。附图的简要介绍如下。
[0008]图1是根据实施方式的包括接收器的高速通信系统。
[0009]图2A是根据实施方式的以第一数据速率操作的图1的接收器中的模数转换器(ADC)和时钟发生器的详细框图。
[0010]图2B是根据实施方式的子ADC的详细框图。
[0011]图3是根据实施方式的以第二数据速率操作的图1的接收器中的ADC和时钟发生器
120以不同的相位对模拟输入信号112进行采样。
[0022]多路复用器130从ADC 120A
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120N接收数字输入样本122A
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122N，并且一次选择一个数字输入样本122A
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122N用于其输出。多路复用器130以循环方式在数字输入样本122A
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122N之间进行选择，使得所有数字输入样本122A
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122N被交织在一起以形成连续的数字样本流。数字样本流经由数字输入信号132输出。
[0023]DFIR滤波器134接收指示数字样本的数字输入信号132，并且将数字输入信号132滤波为经滤波的数字输入信号136。DFIR滤波器134是其脉冲响应具有有限持续时间的滤波器。DFIR滤波器134产生经滤波的数字输入信号136，其值等于由数字输入信号132指示的延迟样本的加权和。DFIR滤波器134可以包括多个抽头，其中每个抽头表示不同的延迟样本。每个抽头被加权并相加在一起以产生经滤波的数字输入信号136。抽头的数量和权重可以根据接收器100的调谐需求而变化。
[0024]判定电路140接收经滤波的数字输入信号136，并对由经滤波的数字输入信号236的数字样本表示的逻辑数据值进行数据判定，从而恢复数据242。恢复的数据142可以是单个位数据(例如NRZ)或多位数据(例如PAM
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4)。在一个实施方式中，数据判定电路140包括数字比较器，该数字比较器将经滤波的数字输入信号136的每个值与阈值进行比较，并将比较结果用作恢复的数据142。在一个实施方式中，数据判定电路140是使用数字信号处理算法根据经滤波的数字输入信号136恢复数据142的数字信号处理器(DSP)。数据判定电路140的示例包括自适应均衡器、判定反馈均衡器(DFE)和最大似然序列检测器(MLSD)(例如，维特比解码器)。数据判定电路140也可以称为数据恢复电路。
[0025]反馈回路电路150耦接至DFIR 134的输出端和数据判定电路140的输出端。反馈回路电路150接收经滤波的数字输入信号136和恢复的数据142，并使用这两个输入生成数字相位控制信号182A
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182N。在高速信令下，ADC 120A
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120N的采样相位可能对由接收器100恢复的数据142的准确性具有实质性影响。反馈回路电路150通过连续且互锁的反馈来生成数字相位控制信号182，以确保采样时钟信号192A
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192N的相位正确。如前所述，反馈回路电路150可以包括信号重构电路160、定时误差电路170和相位控制电路180。
[0026]信号重构电路160接收恢复的数据142，并根据恢复的数据142生成重构的数字输入信号162。重构的输入信号162是经滤波的数字输入信号136的重构且理想的版本。换句话说，如果ADC 120的采样相位是理想的，则重构的输入信号162表示期望被输入至数据判定电路140的理想样本。如果采样时钟信号192的相位处于其理想相位并造成理想样本，则重构的输入信号162将与经滤波的数字输入信号136完全匹配。然而，当采样时钟信号192的相位不处于理想相位时，重构的输入信号162将与经滤波的数字输入信号136不同。重构的输入信号162也可以称为参考信号或目标信号。
[0027]定时误差检测器170接收经滤波的数字输入信号136和重构的输入信号162，并确定两种类型的信号之间是否存在差异。定时误差检测器170生成数字定时误差信号172，该数字定时误差信号172指示在模拟输入信号112的采样中定时误差的存在和程度。定时误差信号172可以包括定时误差值的序列，其中每个定时误差值表示与特定ADC 120的采样相位相关联的定时误差。
[0028]在一个实施方式中，定时误差检测器170是一种最小均方差(MMSE)检测器。MMSE检测器确定经滤波的数字输入信号136与重构的输入信号162之间的均方差(MES)。然后，MMSE
检测器计算MSE随时间的梯度(即斜率)，并输出定时误差信号172，该定时误差信号172指示MSE相对于相位定时误差的梯度。梯度表示MSE正在移动的方向以及MSE沿该方向移动的有多快。
[0029]相位控制电路180接收并处理定时误差信号172以生成数字相位控制信号182A
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182N。数字相位控制信号182A
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182N中的每一个包括表示本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种接收器，包括：时钟发生器，其包括生成具有多个采样相位的多个采样时钟信号的多个时钟信号发生器，所述多个采样时钟信号中的每个采样时钟信号具有所述多个采样相位中的相应的一个采样相位；以及多个时间交织的模数转换器ADC，所述多个时间交织的ADC中的每个时间交织的ADC包括对模拟输入信号进行采样的多个子ADC，其中，所述多个子ADC中的每个子ADC以所述多个采样相位中的与所述子ADC相对应的一个采样相位对所述模拟输入信号进行采样，以将经采样的模拟输入信号转换成数字样本；其中，响应于所述接收器被配置成以多个数据速率中的作为所述接收器的最大数据速率的一部分的数据速率操作，所述多个时间交织的ADC中的至少一个时间交织的ADC的所述多个子ADC中的一部分被启用以对所述模拟输入信号以所述数据速率进行采样，并且所述多个子ADC中的其余部分被禁用；以及其中，响应于所述数据速率是所述最大数据速率的一部分，包括在所述多个ADC的被启用以对所述模拟输入信号以所述数据速率进行采样的一部分中的所述多个子ADC的总数基于所述数据速率与所述接收器的所述最大数据速率的比例。2.根据权利要求1所述的接收器，其中，响应于所述接收器被配置成以作为所述接收器的所述最大数据速率的一部分的数据速率操作，所述多个时钟信号发生器中的一部分被启用；并且其中，包括在所述多个时钟信号发生器的被启用部分中的时钟信号发生器的总数基于所述数据速率与所述接收器的所述最大数据速率的比例。3.根据权利要求2所述的接收器，其中，所述时钟发生器的所述多个时钟信号发生器包括：多个相位内插器，其接收参考时钟信号，所述多个相位内插器中的每个相位内插器基于所述参考时钟信号生成多个时钟信号，其中，所述多个时钟信号中的每个时钟信号具有不同的采样相位；多个时钟分频器，所述多个时钟分频器中的每个时钟分频器从所述多个相位内插器中的相应的一个相位内插器接收所述多个时钟信号，并且生成所述时钟发生器的具有所述多个采样相位的所述多个采样时钟信号的一部分，其中，所述多个时钟信号发生器中的每个时钟信号发生器包括所述多个相位内插器中的相应一个相位内插器和所述多个时钟分频器中的相应一个时钟分频器。4.根据权利要求2所述的接收器，其中，响应于所述接收器被配置成以作为所述接收器的所述最大数据速率的一部分的数据速率操作，所述多个时钟信号发生器中的其余部分被禁用。5.根据权利要求4所述的接收器，其中，响应于所述数据速率是所述接收器的所述最大数据速率的一半，所述多个子ADC的被启用的部分包括所述多个时间交织的ADC中的全部时间交织的ADC的所述多个子ADC中的一半子ADC，并且其中，所述多个时钟发生器的被启用的部分包括所述多个时钟发生器中的一半时钟发生器。6.根据权利要求5所述的接收器，其中，所述多个时间交织的ADC中的全部时间交织的ADC的所述多个子ADC的其余一半子ADC以及所述多个时钟信号发生器中的其余一半时钟信
号发生器被禁用。7.根据权利要求4所述的接收器，其中，响应于所述数据速率是所述接收器的最小数据速率，所述多个子ADC的被启用的部分包括所述多个时间交织的ADC中的每个时间交织的ADC中包括的所述多个子ADC中的一个子ADC，并且其中，所述多个时钟发生器的被启用的部分的总数是所述多个时钟发生器中的一个时钟发生器。8.根据权利要求7所述的接收器，其中，所述多个时间交织的ADC中的全部时间交织的ADC中的其余子ADC和其余的多个时钟信号发生器被禁用。9.根据权利要求1所述的接收器，其中，所述多个子ADC中的每个子ADC包括多个时间交织的逐次逼近SAR ADC片。10.根据权利要求1所述的接收器，其中，所述多个时间交织的ADC中的每个时间交织的ADC包括：ADC接口，其从所述多个子ADC接收所述经采样的模拟输入信号的数字样本，并且对准所述数字样本以进行输出。11.根据权利要求10所述...

【专利技术属性】
技术研发人员：徐丹丰，
申请(专利权)人：伊图科技有限公司，
类型：发明
国别省市：