根据本公开实施例的摄像装置包括：第一基板，其包括进行光电转换的传感器像素；第二基板，其包括基于从所述传感器像素输出的电荷而输出像素信号的像素电路；以及第三基板，其包括对所述像素信号进行信号处理的处理电路。所述第一基板、所述第二基板和所述第三基板依次堆叠，并且在从所述传感器像素读出电荷至输出所述像素信号为止的电路周围的至少任一区域中设置有低介电常数区域。中设置有低介电常数区域。中设置有低介电常数区域。
【技术实现步骤摘要】
【国外来华专利技术】摄像装置
[0001]本公开涉及摄像装置。
技术介绍
[0002]通过引入小型化工艺和提高封装密度，已经实现了二维结构的摄像装置的每个像素的面积的小型化。近年来，为了实现摄像装置的进一步尺寸减小和更高的像素密度，已经开发了三维结构的摄像装置。该三维结构的摄像装置通过将例如包括多个传感器像素的半导体基板和包括信号处理电路的半导体基板彼此堆叠而构成，该信号处理电路对在每个传感器像素中获得的信号进行处理(参见专利文献1)。
[0003]引用文献列表
[0004]专利文献
[0005]专利文献1：日本未审查专利申请公开第2010
‑
245506号
技术实现思路
[0006]与二维结构的摄像装置相比，由于内部电路结构的复杂性，三维结构的摄像装置更容易受到非理想的电子零件或配线的电阻分量、电容分量和电感分量的影响。因此，在三维结构的摄像装置中，期望抑制在电子零件或配线中产生的电阻分量、电容分量和电感分量的影响。
[0007]因此，期望提供一种可以通过减少由三维结构产生的电容分量来提高特性的摄像装置。
[0008]根据本公开实施例的摄像装置包括：第一基板，其包括进行光电转换的传感器像素；第二基板，其包括基于从所述传感器像素输出的电荷而输出像素信号的像素电路；以及第三基板，其包括对所述像素信号进行信号处理的处理电路。所述第一基板、所述第二基板和所述第三基板依次堆叠，并且在从所述传感器像素读出电荷至输出所述像素信号为止的电路周围的至少任一区域中设置有低介电常数区域。
[0009]在本公开实施例的摄像装置中，设置有：第一基板，其包括进行光电转换的传感器像素；第二基板，其包括基于从所述传感器像素输出的电荷而输出像素信号的像素电路；以及第三基板，其包括对所述像素信号进行信号处理的处理电路，其中，所述第一基板、所述第二基板和所述第三基板依次堆叠，并且在从所述传感器像素读出电荷至输出所述像素信号为止的电路周围的至少任一区域中设置有低介电常数区域。由此，例如，在包括堆叠有第二绝缘层的第二半导体基板的第二基板中，摄像装置可以降低第二绝缘层中所包括的配线或第二半导体基板周围的空间的介电常数。
附图说明
[0010][图1]图1是根据本公开实施例的摄像装置1的概略构造的示例的示意图。
[0011][图2]图2是示出传感器像素12和像素电路22的示例的电路图。
[0012][图3]图3是示出传感器像素12和像素电路22的另一示例的电路图。
[0013][图4]图4是示出传感器像素12和像素电路22的另一示例的电路图。
[0014][图5]图5是示出传感器像素12和像素电路22的另一示例的电路图。
[0015][图6]图6是示出多个像素电路22与多个垂直信号线24之间的连接的示例的电路图。
[0016][图7]图7是摄像装置1的在堆叠方向上的截面构造的示例的纵向截面图。
[0017][图8]图8是摄像装置1的在水平方向上的截面构造的示例的示意图。
[0018][图9]图9是摄像装置1的在水平方向上的截面构造的示例的示意图。
[0019][图10]图10是摄像装置1的在水平面内的配线布局的示例的示意图。
[0020][图11]图11是摄像装置1的在水平面内的配线布局的示例的示意图。
[0021][图12]图12是摄像装置1的在水平面内的配线布局的示例的示意图。
[0022][图13]图13是摄像装置1的在水平面内的配线布局的示例的示意图。
[0023][图14]图14是根据第一实施例的摄像装置1的在堆叠方向上的截面构造的示例的纵向截面图。
[0024][图15]图15是其中浮动扩散部FD由多个传感器像素12共用的摄像装置1的在堆叠方向上的截面构造的纵向截面图。
[0025][图16]图16是像素区域13中的第二半导体基板21和分离绝缘层53的平面布置的平面图。
[0026][图17]图17是像素区域13中的贯通配线54、连接部59和栅极电极的平面布置的平面图。
[0027][图18]图18是像素区域13中的连接配线55的平面布置的平面图。
[0028][图19]图19是像素区域13中的配线层56中所包括的配线的平面布置的平面图。
[0029][图20A]图20A是描述低介电常数区域90A的形成方法的示例的纵向截面图。
[0030][图20B]图20B是描述低介电常数区域90A的形成方法的示例的纵向截面图。
[0031][图20C]图20C是描述低介电常数区域90A的形成方法的示例的纵向截面图。
[0032][图20D]图20D是描述低介电常数区域90A的形成方法的示例的纵向截面图。
[0033][图20E]图20E是描述低介电常数区域90B和90C的形成方法的示例的纵向截面图。
[0034][图20F]图20F是描述低介电常数区域90B和90C的形成方法的示例的纵向截面图。
[0035][图20G]图20G是描述低介电常数区域90B和90C的形成方法的示例的纵向截面图。
[0036][图21]图21是描述低介电常数区域90A、90B和90C的截面形状的变化的示意性截面图。
[0037][图22A]图22A是描述低介电常数区域90A的形成方法的另一示例的每个工序的纵向截面图。
[0038][图22B]图22B是描述低介电常数区域90A的形成方法的另一示例的每个工序的纵向截面图。
[0039][图22C]图22C是描述低介电常数区域90A的形成方法的另一示例的每个工序的纵向截面图。
[0040][图22D]图22D是描述低介电常数区域90A的形成方法的另一示例的每个工序的纵向截面图。
[0041][图22E]图22E是描述低介电常数区域90A的形成方法的另一示例的每个工序的纵向截面图。
[0042][图22F]图22F是描述低介电常数区域90A的形成方法的另一示例的每个工序的纵向截面图。
[0043][图22G]图22G是描述低介电常数区域90A的形成方法的另一示例的每个工序的纵向截面图。
[0044][图22H]图22H是描述低介电常数区域90A的形成方法的另一示例的每个工序的纵向截面图。
[0045][图23]图23包括示意性地示出根据第二实施例的第一基板10和第二基板20的堆叠体的构造的截面图和俯视图。
[0046][图24A]图24A是描述低介电常数区域1290的第一形成方法的每个工序的纵向截面图。
[0047][图24B]图24B是描述低介电常数区域1290的第一形成方法的每个工序的纵向截面图。
[0048][图24C]图24C是描述低介电常数区域1290的第一形成方法的每个工序的纵向截面图。
[0049][图24D]图24D是描述低介电常数区域1290的第一形成方法的每个工序的纵本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种摄像装置，其包括：第一基板，其包括进行光电转换的传感器像素；第二基板，其包括基于从所述传感器像素输出的电荷而输出像素信号的像素电路；以及第三基板，其包括对所述像素信号进行信号处理的处理电路，所述第一基板、所述第二基板和所述第三基板依次堆叠，并且在从所述传感器像素读出电荷至输出所述像素信号为止的电路周围的至少任一区域中设置有低介电常数区域。2.根据权利要求1所述的摄像装置，其中所述传感器像素包括：光电转换元件；传输晶体管，其电气连接至所述光电转换元件；以及浮动扩散部，其暂时保持从所述光电转换元件经由所述传输晶体管输出的所述电荷，并且所述像素电路包括：复位晶体管，其将所述浮动扩散部的电位复位为预定电位；放大晶体管，其产生与保持在所述浮动扩散部中的所述电荷的电平相对应的电压的信号作为所述像素信号；以及选择晶体管，其控制来自所述放大晶体管的所述像素信号的输出时序。3.根据权利要求2所述的摄像装置，其中所述第一基板包括第一半导体基板，所述第一半导体基板包括在正面侧的所述光电转换元件、所述传输晶体管和所述浮动扩散部，所述第二基板包括第二半导体基板，所述第二半导体基板包括在正面侧的所述复位晶体管、所述放大晶体管和所述选择晶体管，并且所述第二基板以所述第二半导体基板的与所述正面相反的背面侧面对所述第一半导体基板的所述正面侧的方式附接。4.根据权利要求3所述的摄像装置，其中所述传感器像素和所述像素电路通过贯通配线彼此电气连接，所述贯通配线设置在贯穿所述第二半导体基板的贯通孔内部，并且所述低介电常数区域至少设置在所述贯通孔内部的所述贯通配线周围的区域中。5.根据权利要求4所述的摄像装置，其中，所述贯通配线将所述浮动扩散部和所述放大晶体管彼此电气连接。6.根据权利要求4所述的摄像装置，其中所述第一基板针对每个所述传感器像素包括所述光电转换元件和所述传输晶体管，并且包括由每多个所述传感器像素共用的所述浮动扩散部，所述第二基板针对共用所述浮动扩散部的每多个所述传感器像素包括所述像素电路，并且所述贯通配线将由每多个所述传感器像素共用的所述浮动...
【专利技术属性】
技术研发人员：伊藤大介，富田一行，羽根田雅希，铃木毅，南孝明，
申请(专利权)人：索尼半导体解决方案公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。