记忆体装置制造方法及图纸

本案揭示一种记忆体装置，记忆体装置包括配置于第一列中的第一开关及多个第一记忆体单元、配置于第二列中的第二开关及多个第二记忆体单元、第一数据线及第二数据线。第一数据线耦接至第一记忆体单元及第二记忆体单元。第二数据线耦接连接至第一记忆体单元及第二记忆体单元。第一开关响应于控制信号而在第一数据线中传输数据信号。第二开关响应于控制信号而输出自第二数据线接收的数据信号。而输出自第二数据线接收的数据信号。而输出自第二数据线接收的数据信号。

【技术实现步骤摘要】
记忆体装置


[0001]本案是关于一种记忆体装置，特别是关于一种具有配置于列中的选择开关的三维记忆体装置。

技术介绍

[0002]在与较低功率消耗及较高速度需求组合的下一代半导体技术节点中制造的微电子装置内的增加的记忆体容量要求已驱动记忆体阵列内的每位元线记忆体单元的数目的增加。三维记忆体结构经利用于较高的记忆体单元密度。

技术实现思路

[0003]根据本案的一实施例，提供记忆体装置。记忆体装置包括彼此并联耦接的多个阵列。阵列中的第一阵列包括配置于第一列中的第一开关及多个第一记忆体单元、配置于第二列中的第二开关及多个第二记忆体单元、第一数据线及第二数据线。第一数据线耦接至第一记忆体单元及第二记忆体单元。第二数据线耦接连接至第一记忆体单元及第二记忆体单元。第一开关响应于控制信号而在第一数据线中传输数据信号。第二开关响应于控制信号而输出自第二数据线接收的数据信号。
附图说明
[0004]当与随附附图一起阅读时，根据以下详细描述更好地理解本案的态样。应注意，根据工业中的标准实践，各种特征未按比例描绘。实际上，出于论述的清晰性可任意地增加或减少各种特征的尺寸。
[0005]图1为根据本案一实施例的记忆体装置的部分的示意图；
[0006]图2为根据本案一实施例的图1中的记忆体装置的部分的示意图；
[0007]图3为根据本案一实施例的记忆体装置的部分的示意图；
[0008]图4为根据本案一实施例的图1中的记忆体装置的部分的平面图中的布置图；
[0009]图5为根据本案一实施例的图1中的记忆体装置的部分的平面图中的布置图；
[0010]图6A为根据本案一实施例的图1中的记忆体装置的部分的横截面图；
[0011]图6B为根据本案一实施例的图1中的记忆体装置的部分的横截面图；
[0012]图7为根据本案一实施例的记忆体装置的部分的示意图；
[0013]图8为根据本案的一些实施例的操作记忆体装置的方法的流程图。
[0014]【符号说明】
[0015]100:记忆体装置
[0016]101:方向
[0017]102:方向
[0018]103:方向
[0019]110:区域
[0020]120:区域
[0021]211:解码器
[0022]212:反向器
[0023]213:解码器
[0024]214:反向器
[0025]300:记忆体装置
[0026]411:导电部分
[0027]412:栅极氧化物部分
[0028]413:晶体管通道区
[0029]414:导电线
[0030]415:导电线
[0031]416:导电线
[0032]417:导电线
[0033]418:氧化物区
[0034]511:导电部分
[0035]611:通孔
[0036]612:导电线
[0037]613:通孔
[0038]614:导电线
[0039]700:记忆体装置
[0040]800:方法
[0041]810
‑
820:操作
[0042]ARRAY1
‑
ARRAYN:记忆体阵列
[0043]BL[0]‑
BL[D
‑
1]:位元线
[0044]SL[0]‑
SL[D
‑
1]:来源线
[0045]BL[0]‑
BL[C
‑
1]:位元线
[0046]SL[0]‑
SL[C
‑
1]:来源线
[0047]COL1
‑
COLC,COL1
‑
COL2C:列
[0048]GBL[0]‑
GBL[D
‑
1]:全域位元线
[0049]GSL[0]‑
GSL[D
‑
1]:全域来源线/来源线
[0050]GBL[0]‑
GBL[C
‑
1]:全域位元线
[0051]GSL[0]‑
GSL[C
‑
1]:全域来源线/来源线
[0052]GW[0]F1[0]‑
GW[0]F1[F
‑
1],GW[0]F2[0]‑
GW[0]F2[F
‑
1]:全域字元线
[0053]MC:记忆体单元
[0054]Tr:晶体管
[0055]W[0]F1[0]‑
W[0]F1[F
‑
1]:字元线
[0056]W[0]F2[0]‑
W[0]F2[F
‑
1]:字元线
[0057]W[0]F(C
‑
1)[0]‑
W[0]F(C
‑
1)[F
‑
1]:字元线
[0058]W[0]FC[0]‑
W[0]FC[F
‑
1]:字元线
[0059]W[N
‑
1]F1[0]‑
W[N
‑
1]F1[F
‑
1]:字元线
[0060]W[N
‑
1]F2[0]‑
W[N
‑
1]F2[F
‑
1]:字元线
[0061]W[N
‑
1]F(C
‑
1)[0]‑
W[N
‑
1]F(C
‑
1)[F
‑
1]:字元线
[0062]W[N
‑
1]FC[0]‑
W[N
‑
1]FC[F
‑
1]:字元线
[0063]W[0]F(D
‑
1)[0]‑
W[0]F(D
‑
1)[F
‑
1]:字元线
[0064]W[N
‑
1]F1[0]‑
W[N
‑
1]F1[F
‑
1]:字元线
[0065]W[N
‑
1]F(D
‑
1)[0]‑
W[N
‑
1]F(D
‑
1)[F
‑
1]:字元线
[0066]GSL[0]‑
GSL[D
‑
1]:全域来源线/来源线
[0067]SGS,SGB:选择开关
[0068]SG[0]‑
SG[N
‑
1]:选择线
[0069]STI:浅沟槽隔离
[0070]F0
‑
FF:层
具体实施方式
[0071]本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种记忆体装置，其特征在于，包含：多个阵列，所述多个阵列彼此并联耦接，其中所述多个阵列中的一第一阵列包含：一第一开关及多个第一记忆体单元，该第一开关及所述多个第一记忆体单元配置于一第一列中；一第二开关及多个第二记忆体单元，该第二开关及所述多个第二记忆体单元配置于一第二列中；一第一数据线，该第一数...

【专利技术属性】
技术研发人员：张盟昇，黄家恩，刘逸青，王奕，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：