针对基于外围组件互连快速（PCIE）的设备的系统功率管理技术方案

用于针对外围组件互连快速(PCIE)设备的功率管理的系统和方法，允许PCIE终端在PCIE链路空闲时进入高级低功率状态。这些高级低功率状态可以包括：通过完全关闭在PCIE终端内的功率轨和时钟来放大时钟频率。此外，使用唤醒信号(比如时钟请求(CLKREQ或CLKREQ#)信号)可以允许终端相对快速地醒来并且恢复操作，以便避免用户体验的降级或数据的丢失。免用户体验的降级或数据的丢失。免用户体验的降级或数据的丢失。

【技术实现步骤摘要】
【国外来华专利技术】针对基于外围组件互连快速(PCIE)的设备的系统功率管理
[0001]优先权申请
[0002]本申请要求享有于2019年5月24日提交的、并且标题为“SYSTEM POWER MANAGEMENT FOR PERIPHERAL COMPONENT INTERCONNECT EXPRESS(PCIE)
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BASED DEVICES”的、序列编号为62/852,757的美国临时专利申请的优先权，上述申请以引用方式全部并入本文中。
[0003]本申请要求享有于2019年5月31日提交的、并且标题为“SYSTEM POWER MANAGEMENT FOR PERIPHERAL COMPONENT INTERCONNECT EXPRESS(PCIE)
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BASED DEVICES”的、序列编号为62/855,197的美国临时专利申请的优先权，上述申请以引用方式全部并入本文中。
[0004]本申请要求享有于2020年5月13日提交的、并且标题为“SYSTEM POWER MANAGEMENT FOR PERIPHERAL COMPONENT INTERCONNECT EXPRESS(PCIE)
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BASED DEVICES”、序列编号为15/931,307的美国专利申请的优先权，上述申请以引用方式全部并入本文中。


[0005]本公开内容的技术通常涉及外围组件互连快速(PCIE)链路，以及更具体地，涉及针对与PCIE链路相关联的终端来控制功率状态。
背景技术
[0006]计算设备在现代社会中已经变得普遍。计算设备的普及部分是通过增加的计算设备的功能和能力来推动的。多样化的功能和增加的功率是通过处理单元与不同外围设备进行通信的能力来提供的。比如无线调制解调器或图形卡之类的这些外围设备可能在计算设备的内部，或者比如显示器、传感器等之类的外围设备可能在计算设备的外部。为了实现这种无数的功能，允许集成电路(IC)相互通信的各种通信协议和标准已经逐渐形成。一种流行的通信标准是外围组件互连(PCI)标准，PCI标准具有多种排列。PCI标准的最流行的排列之一是PCI快速(express)(PCIE)标准。同时，仍然存在着降低在计算设备中的功耗的压力。

技术实现思路

[0007]在具体实施方式中公开的各方面包括用于针对基于外围组件互连快速(PCIE)的设备的功率管理的系统和方法。特别是，本公开内容的示例性方面允许PCIE终端在PCIE链路空闲时进入高级低功率状态。这些高级低功率状态可以包括：通过完全关闭在PCIE终端内的功率轨和时钟来放大时钟频率。此外，使用唤醒信号(比如时钟请求(CLKREQ或CLKREQ#)信号)可以允许PCIE终端相对快速地醒来并且恢复操作，以便避免用户体验的降级或数据的丢失。
[0008]就这一点而言，在一个方面中，公开用于降低PCIE终端的功耗的方法。方法包括：在进入低功率状态之后，启动定时器。方法还包括：当定时器到期而在相关联的PCIE链路上
没有活动时，在PCIE终端处至少进入部分系统功率崩溃。
[0009]在另一方面中，公开包括根联合体的设备。根联合体包括被配置为耦合到PCIE链路的PCIE接口。根联合体还包括定时器。根联合体还包括控制电路。控制电路被配置为：在进入低功率状态之后，启动定时器。控制电路还被配置为：当定时器到期而在PCIE链路上没有活动时，至少进入部分系统功率崩溃。
[0010]在另一方面中，公开包括端点的设备。端点包括被配置为耦合到PCIE链路的PCIE接口。端点还包括定时器。端点还包括控制电路。控制电路被配置为：在进入低功率状态之后，启动定时器。控制电路被配置为：当定时器到期而在PCIE链路上没有活动时，至少进入部分系统功率崩溃。
附图说明
[0011]图1A是示例性计算设备的方块图，计算设备可以包括具有不对称功率状态的外围组件互连快速(PCIE)链路；
[0012]图1B是具有通过PCIE链路耦合的设备的示例性计算系统的方块图；
[0013]图2示出示例性PCIE端点设备，以及特别是在PCIE端点设备内的配置寄存器的方块图；
[0014]图3示出根据本公开内容的示例性方面的主机的方块图，主机具有处理器和具有寄存器的PCIE硬件；
[0015]图4是根据本公开内容的示例性方面的、与将PCIE终端(以及特别是PCIE端点)置于高级低功率状态相关联的步骤的序列图；
[0016]图5是根据本公开内容的示例性方面的、与将PCIE终端(以及特别是PCIE主机)置于高级低功率状态相关联的步骤的序列图。
具体实施方式
[0017]现在参照附图来描述本公开内容的一些示例性方面。本文使用“示例性”一词来意指“用作示例、实例或说明”。本文中被描述为“示例性”的任何方面未必要被解释为是优选的或比它方面具有优势。
[0018]在具体实施方式中公开的各方面包括用于针对基于外围组件互连快速(PCIE)的设备的功率管理的系统和方法。特别是，本公开内容的示例性方面允许PCIE终端在PCIE链路空闲时进入高级低功率状态。这些高级低功率状态可以包括：通过完全关闭在PCIE终端内的功率轨和时钟来放大时钟频率。此外，使用唤醒信号(比如时钟请求(CLKREQ或CLKREQ#)信号)可以允许PCIE终端相对快速地醒来并且恢复操作，以便避免用户体验的降级或数据的丢失。
[0019]在解决如何将PCIE终端置于高级低功率状态的细节之前，参考图1A
‑
3提供PCIE架构的简要概述。下面参考图4开始对通过其将PCIE终端置于高级低功率状态的序列的讨论。
[0020]就这一点而言，图1A示出根据本公开内容的示例性方面的、可以采用能够在不对称功率状态或模式下进行操作的PCIE终端的计算设备(即，基于处理器的系统100)的示例。在该示例中，基于处理器的系统100包括一个或多个中央处理单元(CPU)102，每个CPU包括一个或多个处理器104。CPU 102可以具有耦合到处理器104的高速缓冲存储器106，以用于
快速访问临时存储的数据。CPU 102耦合到系统总线108，并且可以与被包括在基于处理器的系统100中的主设备和从设备互相耦合。众所周知，CPU 102通过在系统总线108上交换地址、控制以及数据信息，与这些其它设备进行通信。例如，CPU 102可以将总线事务请求传送到一个或多个存储器控制器110。虽然没有在图1中示出，但是可以提供多个系统总线108。
[0021]其它设备可以连接到系统总线108。如在图1A中所示出的，这些设备可以包括(但不一定限于)存储器控制器110、一个或多个PCIE控制器112、一个或多个网络接口控制器114和一个或多个显示器控制器116，举例而言。存储器控制器110可以耦合到一个或多个存储器单元118。PCIE控制器112可以通过一个或多个PCIE链路122，耦合到一个或多个PCIE设备120本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种用于降低针对外围组件互连快速(PCIE)终端的功耗的方法，包括：在进入低功率状态之后，启动定时器；以及当所述定时器到期而在相关联的PCIE链路上没有活动时，在所述PCIE终端处至少进入部分系统功率崩溃。2.根据权利要求1所述的方法，还包括：在至少进入所述部分系统功率崩溃之前，注册具有唤醒能力的信号。3.根据权利要求2所述的方法，其中，注册所述具有唤醒能力的信号包括：将CLKREQ#信号注册为具有唤醒能力的中断。4.根据权利要求1所述的方法，还包括：在所述定时器到期之后并且在至少进入所述部分系统功率崩溃之前，移除针对PCIE资源的投票。5.根据权利要求1所述的方法，其中，所述低功率状态包括L1子状态(L1ss)。6.根据权利要求1所述的方法，其中，至少进入所述部分系统功率崩溃包括：至少关闭在所述PCIE终端内的时钟。7.根据权利要求1所述的方法，其中，至少进入所述部分系统功率崩溃包括：降低至少来自功率域的功率。8.根据权利要求7所述的方法，其中，降低至少来自所述功率域的功率包括：至少关闭电压轨。9.根据权利要求7所述的方法，其中，降低至少来自所述功率域的功率包括：缩小至少来自所述功率域的输出。10.根据权利要求1所述的方法，还包括：在至少进入所述部分系统功率崩溃之后，接收唤醒信号。11.根据权利要求10所述的方法，其中，接收所述唤醒信号包括：接收CLKREQ#信号。12.根据权利要求10所述的方法，还包括：在接收所述唤醒信号之后，至少从所述部分系统功率崩溃中醒来。13.根据权利要求1所述的方法，其中，至少进入所述部分系统功率崩溃包括：进入完全系统功率崩溃而不通知与所述PCIE链路相关联的另一PCIE终端。14.根据权利要求1所述的方法，还包括：在所述定时器到期之后，接收链路不活动超时中断信号。15.根据权利要求1所述的方法，还包括：在至少进入所述部分系统功率崩溃之前，降低时钟频率。16.一种包括根联合体的设备，所述根联合体包括：被配置为耦合到外围组件互连快速(PCIE)链路的PCIE接口；定时器；以及控制电路，其被配置为：在进入低功率状态之后，启动所述定时器；以及当所述定时器到期而在所述PCIE链路上没有活动时，至少进入部分系统功率崩溃。17.根据权利要求16所述的设备，其中，所述控制电路还被配置为：在至少进入所述部分系统功率崩溃之前，注册具有唤醒能力的信号。
18.根据权利要求16所述的设备，其中，所述控制电路还被配置为：在所述定时器到期之后并且在至少进入所述部分系统功率崩溃之前，移除针对PCIE资源的投票。19.根据权利要求16所述的设备，还包括时钟，并且其中，所述控制电路还被配置为：在至少进入所述部分系统功率崩溃时关闭所述时钟。20.根据...

【专利技术属性】
技术研发人员：D，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：