测试电路和包括测试电路的计算系统技术方案

本公开涉及测试电路、测试方法和包括测试电路的计算系统。一种测试电路包括：测试序列提供模块，用于提供测试序列到待测试的时序器件；时钟驱动模块，用于提供时钟信号到所述待测试的时序器件，其包括第一时钟驱动电路，所述第一时钟驱动电路包括：多个第一时钟路径，分别提供对应的时钟信号；以及逻辑单元，基于所述多个第一时钟路径提供的时钟信号中的至少一部分，产生脉宽调节的第一时钟信号以用于所述待测试的时序器件；以及验证模块，用于对所述待测试的时序器件的输出进行验证。所述待测试的时序器件的输出进行验证。所述待测试的时序器件的输出进行验证。

【技术实现步骤摘要】
测试电路和包括测试电路的计算系统


[0001]本公开涉及测试电路和包括测试电路的计算系统。

技术介绍

[0002]近年来，数字货币受到越来越多的关注。在相关领域中，需要改进的处理器和计算系统。
[0003]矿机类处理器设计通常采用流水线的结构。根据算法，将运算逻辑分成若干级流水线，每级流水线有相似的功能设计和运算结构。每级流水线都需要输入工作时钟，即脉冲时钟。
[0004]由于比特币芯片中的运算单元由多级流水线构成，且每级流水线主要由多比特触发器构成，因此对于触发器的优化设计是使比特币芯片性能提升，功耗降低的核心方向之一。芯片内不同的流水线中，会根据其自身情况使用不同的触发器。同时连接多级流水线之间的时钟树方向和时钟树内部结构，则是依赖经验与分析来选择。由于考虑到触发器的SPICE仿真，静态时序分析和生产出的芯片之间有一定的差异，芯片所选择的时钟树结构通常是偏保守，而未必是最优的。
[0005]此外，随着矿机处理器的生产使用更加先进的制造工艺，工艺的复杂度和离散度也越来越高，导致处理器的实际工作条件和设计阶段的仿真环境偏差较大。时钟驱动电路在设计阶段即使满足仿真条件下对时钟的要求，实际的处理器也往往因为与仿真环境的差异，导致某些处理器的流水线时钟无法达到设计要求。
[0006]因此，需要改进的测试电路、测试方法和包括测试电路的处理器。

技术实现思路

[0007]根据本公开的一个方面，提供了一种测试电路，包括：测试序列提供模块，用于提供测试序列到待测试的时序器件；时钟驱动模块，用于提供时钟信号到所述待测试的时序器件，其包括第一时钟驱动电路，所述第一时钟驱动电路包括：多个第一时钟路径，分别提供对应的时钟信号；以及逻辑单元，基于所述多个第一时钟路径提供的时钟信号中的至少一部分，产生脉宽调节的第一时钟信号以用于所述待测试的时序器件；以及验证模块，用于对所述待测试的时序器件的输出进行验证。
[0008]在一些实施例中，所述验证模块包括：基准时序器件，所述测试序列被同步提供到所述基准时序器件和所述待测试的时序器件，以及所述第一时钟驱动电路还提供第二时钟信号到所述基准时序器件；以及比较模块，其对所述基准时序器件的输出和所述待测试的时序器件的输出进行比较。
[0009]在一些实施例中，所述多个第一时钟路径接收共同的时钟输入，并基于所述时钟输入分别提供不同相位的时钟信号。
[0010]在一些实施例中，所述第一时钟路径中的至少一个还包括：第一选择器，用于从对应的第一时钟路径的多个子路径所提供的时钟信号中选择时钟信号，并提供所选择的时钟
信号到所述逻辑单元。
[0011]在一些实施例中，所述时钟驱动模块还包括第二时钟驱动电路，其中所述第二时钟驱动电路包括：多个第二时钟路径，其分别提供不同相位的时钟信号，所述多个第二时钟路径中的至少一个基于所述第一时钟信号提供时钟信号；以及第二选择器，从所述多个第二时钟路径所提供的时钟信号中选择时钟信号以用于所述待测试的时序器件。
[0012]在一些实施例中，所述时钟驱动模块还包括第三时钟驱动电路，其中所述第三时钟驱动电路包括：多个第三时钟路径，其分别提供不同相位的时钟信号；以及第三选择器，用于从所述多个第三时钟路径所提供的时钟信号中选择时钟信号，以用于所述多个第一时钟路径中的至少一个。
[0013]在一些实施例中，所述多个第一时钟路径至少包括第一路径和第二路径，所述第一路径提供所述选择的时钟信号到所述逻辑单元，以及所述第二路径提供与所选择的时钟信号的反相版本或反相并延时的版本到所述逻辑单元。
[0014]在一些实施例中，所述第二路径包括：反相器，其接收所述选择的时钟信号，并产生与所述选择的时钟信号反相的时钟信号；一个或多个子路径，用于分别提供所述反相的时钟信号的相应版本到第四选择器；以及所述第四选择器，从所述反相的时钟信号的不同的版本中选择，并提供所选择的版本到所述逻辑单元。
[0015]在一些实施例中，所述一个或多个子路径分别提供所述反相的时钟信号的不同延时的版本到所述第四选择器。
[0016]在一些实施例中，所述逻辑单元是与门或或门。
[0017]在一些实施例中，所述测试序列提供模块提供具有校验码的测试序列到所述待测试的时序器件，所述测试电路还包括校验模块，其利用所述校验码对所述待测试的时序器件的输出进行校验。
[0018]在一些实施例中，所述时序器件是触发器或锁存器。
[0019]在一些实施例中，所述测试电路还包括与所述待测试的时序器件关联的另外的时序器件。
[0020]根据本公开的另一方面，还提供了一种计算系统，其包括如本公开任意实施例所述的测试电路。
[0021]通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
[0022]构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
[0023]参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
[0024]图1示出了一种示例性的流水线的示意图；
[0025]图2A示出了一种示例性的包括时序器件
‑
时序器件之间的路径的电路的示意图；
[0026]图2B示出了用于图2A所示电路的建立时间的时序图；
[0027]图2C示出了用于图2A所示电路的保持时间的时序图；
[0028]图2D示出了流水线的正向时钟树的示意时序图；
[0029]图2E示出了流水线的反向时钟树的示意时序图；
[0030]图3A示出了根据本公开一个实施例的测试电路的示意图；
[0031]图3B示出了根据本公开另一实施例的测试电路的示意图；
[0032]图4示出了根据本公开又一实施例的测试电路的示意图；
[0033]图5示出了根据本公开再一实施例的测试电路的示意图；
[0034]图6示出了根据本公开另一实施例的测试电路的示意图；
[0035]图7示出了根据本公开又一实施例的测试电路的示意图；以及
[0036]图8示出了根据本公开一个实施例的测试电路的示意图。
[0037]注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
[0038]为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的技术并不限于附图等所公开的位置、尺寸及范围等。
具体实施方式
[0039]现在将参照附图来详细描述本公开的各种示例性实施例。应注意：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。另外，对于相关领域普通本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种测试电路，其特征在于，包括：测试序列提供模块，用于提供测试序列到待测试的时序器件；时钟驱动模块，用于提供时钟信号到所述待测试的时序器件，其包括第一时钟驱动电路，所述第一时钟驱动电路包括：多个第一时钟路径，分别提供对应的时钟信号；以及逻辑单元，基于所述多个第一时钟路径提供的时钟信号中的至少一部分，产生脉宽调节的第一时钟信号以用于所述待测试的时序器件；以及验证模块，用于对所述待测试的时序器件的输出进行验证。2.根据权利要求1所述的测试电路，其特征在于，所述验证模块包括：基准时序器件，所述测试序列被同步提供到所述基准时序器件和所述待测试的时序器件，以及所述第一时钟驱动电路还提供第二时钟信号到所述基准时序器件；以及比较模块，其对所述基准时序器件的输出和所述待测试的时序器件的输出进行比较。3.根据权利要求1所述的测试电路，其特征在于，其中所述多个第一时钟路径接收共同的时钟输入，并基于所述时钟输入分别提供不同相位的时钟信号。4.根据权利要求1所述的测试电路，其特征在于，所述第一时钟路径中的至少一个还包括：第一选择器，用于从对应的第一时钟路径的多个子路径所提供的时钟信号中选择时钟信号，并提供所选择的时钟信号到所述逻辑单元。5.根据权利要求1所述的测试电路，其特征在于，所述时钟驱动模块还包括第二时钟驱动电路，其中所述第二时钟驱动电路包括：多个第二时钟路径，其分别提供不同相位的时钟信号，所述多个第二时钟路径中的至少一个基于所述第一时钟信号提供时钟信号；以及第二选择器，从所述多个第二时钟路径所提供的时钟信号中选择时钟信号以用于所述待测试的时序器件。6.根据权利要求1所述的测试电路，其特征在于，所述时钟驱动模块还包括第三时钟驱动电路，其中...

【专利技术属性】
技术研发人员：陈默，范志军，刘建波，许超，
申请(专利权)人：深圳比特微电子科技有限公司，
类型：新型
国别省市：