静电保护电路制造技术

本实用新型专利技术提供了一种静电保护电路，其中，该静电保护电路包括：侦测电路，连接在电源线和地线之间，用于检测静电释放ESD事件；保护电路，连接在所述侦测电路和所述放电管之间，用于在未发生ESD事件时，关闭所述放电管，并对所述放电管提供正反馈电平。通过本实用新型专利技术，解决了相关技术中静电保护电路的漏电风险大的技术问题，提高了集成电路的安全性和稳定性。性。性。

【技术实现步骤摘要】
静电保护电路


[0001]本技术涉及电路领域，具体而言，涉及一种静电保护电路。

技术介绍

[0002]相关技术中，集成电路从生产、封装、测试、运输到应用，所有环节都会存在着ESD(Electro
‑
Static discharge，静电释放)风险，每一个环节都可能造成静电损伤。并且随着工艺不断发展，器件特征尺寸越来越小，栅氧化层厚度越来越薄，源漏间距越来越小，而静电放电具有时间短和瞬时电流大的特点，静电放电等级并没有改变的前提下，器件尺寸越来越小，会在器件内部形成的电场越来越大，即尺寸越来越小抗静电能力进一步变弱，虽然在集成电路制造中已广泛采用防静电的材料与装置，但仍然不能避免ESD对材料和产品的破坏。因此，集成电路芯片的静电防护是保证芯片能够正常工作的必备条件之一，如果芯片静电防护设计的不够完善，芯片会在使用过程中发生ESD从而导致芯片失效，而随着特征尺寸的变小，对芯片ESD防护带来了更大的挑战性。
[0003]ESD保护电路的本质，是当ESD来临时，为ESD电流提供一个低阻抗的泄放通路，可以将ESD大电流快速泄放以避免对内部逻辑电路造成损伤。而相关技术的GGMOS依靠击穿方式放电，触发电压高，在低电压应用场景内部低压器件容易损伤，而RC CLAMP(钳位电路)靠频率触发，触发电压低，得到了广泛的应用。图1是本技术相关技术中GGMOS实现结构图，用GGNMOS实现电源和地之间的ESD保护电路结构，图2是本技术相关技术中RC Clamp 实现结构图，用常规RC Clamp实现电源和地之间的ESD保护电路结构，但保护电路本身还是存在一定的漏电风险。
[0004]针对相关技术中存在的上述问题，目前尚未发现有效的解决方案。

技术实现思路

[0005]本技术实施例提供了一种静电保护电路，以解决相关技术中静电保护电路的漏电风险大的技术问题。
[0006]根据本技术的一个实施例，提供了一种静电保护电路，包括：侦测电路，连接在电源线和地线之间，用于检测静电释放ESD事件；保护电路，连接在所述侦测电路和所述放电管之间，用于在未发生ESD事件时，关闭所述放电管，并对所述放电管提供正反馈电平。
[0007]可选的，所述保护电路包括：关断电路，连接在所述侦测电路和所述放电管之间，用于在所述电源正常上电时，关闭所述放电管；开启电路，连接在所述侦测电路和所述放电管之间，用于在所述电源正常上电时，关闭所述放电管；其中，所述关断电路和所述开启电路并联在所述侦测电路和所述放电管之间。
[0008]可选的，所述关断电路还用于，在ESD事件发生时，关断所述电源与所述放电管之间的通路；所述开启电路还用于，在ESD事件发生时，开启所述放电管，并延长所述放电管的开启状态。
[0009]可选的，所述开启电路包括：第一P型晶体管P1、第一N型晶体管N1、第二P型晶体
P2、第二N型晶体管N2、第三P型晶体P3、第三N型晶体管 N3、第五P型晶体P5，其中，P1的栅极与所述侦测电路连接，P1的漏极与 P2、N2的栅极连接，P2的漏极、N2的漏极与P3的栅极连接，P3的漏极与P5 的栅极连接，P5的漏极与所述放电管的栅极连接。
[0010]可选的，所述开启电路还用于在所述电源正常上电时，P1开启，向P2、 N2组成的反相器输入高电平，以使所述反相器输出的低电平开启P3，向P5 栅极输入高电平，关闭N6。
[0011]可选的，所述开启电路还用于在ESD事件发生且脉冲电流为正时，P1输出低电平，经过N2、P2组成的反相器向P3栅极输入高电平，以使P5栅极输入低电平，通过低电平开启N6。
[0012]可选的，所述关断电路包括：第四N型晶体管N4、第四P型晶体管P4、第五N型晶体管N5、第六P型晶体管P6，其中，N4、P4的栅极与所述侦测电路连接，N4的漏极、P4的漏极与N5的栅极连接，N5的漏极与所述放电管的栅极连接。
[0013]可选的，所述关断电路还用于，在所述电源正常上电时，N4、P4组成的反相器输出高电平，开启N5，以使N6关闭，或者；在所述电源正常上电时， P6开启并输出高电平，通过上拉N5栅极电位启动N5，N5输出低电平，以使 N6关闭。
[0014]可选的，所述关断电路还用于在ESD事件发生且脉冲电流为正时，P6关闭，P4、N4组成的反相器输出低电位，以使N5关闭。
[0015]可选的，所述侦测电路包括串联的电阻Rn1和电容C1，用于在所述电源正常上电时，输出低电平信号，在所述ESD事件发生时，输出高电平信号。
[0016]通过上述侦测电路和保护电路，侦测电路连接在电源线和地线之间，用于检测静电释放ESD事件，保护电路，连接在所述侦测电路和所述放电管之间，用于在未发生ESD事件时，关闭所述放电管，并对所述放电管提供正反馈电平，通过在关断放电管时通过正反馈电平实现正反馈，可以降低静电保护电路自身的漏电风险，提高了静电保护电路的抗误差发能力，解决了相关技术中静电保护电路的漏电风险大的技术问题，提高了集成电路的安全性和稳定性。
附图说明
[0017]此处所说明的附图用来提供对本技术的进一步理解，构成本申请的一部分，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：
[0018]图1是本技术相关技术中GGMOS实现结构图；
[0019]图2是本技术相关技术中RC Clamp实现结构图；
[0020]图3是根据本技术实施例的一种静电保护电路的结构图；
[0021]图4是本技术实施例的电路拓扑图。
具体实施方式
[0022]下面将详细描述本技术的各个方面的特征和示例性实施例，为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细描述。应理解，此处所描述的具体实施例仅用于解释本技术，并不用于限定本技术。对于本领域技术人员来说，本技术可以在不需要这些具体细节中的一些细节
的情况下实施。下面对实施例的描述仅仅是为了通过示出本技术的示例来提供对本技术更好的理解。
[0023]需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0024]实施例1
[0025]在本实施例中提供了一种静电保护电路，图3是根据本技术实施例的一种本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种静电保护电路，其特征在于，包括：侦测电路，连接在电源线和地线之间，用于检测静电释放ESD事件；保护电路，连接在所述侦测电路和放电管之间，用于在未发生ESD事件时，关闭所述放电管，并对所述放电管提供正反馈电平。2.根据权利要求1所述的电路，其特征在于，所述保护电路包括：关断电路，连接在所述侦测电路和所述放电管之间，用于在电源正常上电时，关闭所述放电管；开启电路，连接在所述侦测电路和所述放电管之间，用于在所述电源正常上电时，关闭所述放电管；其中，所述关断电路和所述开启电路并联在所述侦测电路和所述放电管之间。3.根据权利要求2所述的电路，其特征在于，所述关断电路还用于，在ESD事件发生时，关断所述电源与所述放电管之间的通路；所述开启电路还用于，在ESD事件发生时，开启所述放电管，并延长所述放电管的开启状态。4.根据权利要求2所述的电路，其特征在于，所述开启电路包括：第一P型晶体管P1、第一N型晶体管N1、第二P型晶体P2、第二N型晶体管N2、第三P型晶体P3、第三N型晶体管N3、第五P型晶体P5，其中，P1的栅极与所述侦测电路连接，P1的漏极与P2、N2的栅极连接，P2的漏极、N2的漏极与P3的栅极连接，P3的漏极与P5的栅极连接，P5的漏极与所述放电管的栅极连接。5.根据权利要求4所述的电路，其特征在于，所述开启电路还用于在所述电源正常上电时，...

【专利技术属性】
技术研发人员：何林飞，杨卫平，黄蝶，
申请(专利权)人：珠海格力电器股份有限公司，
类型：新型
国别省市：