一种基于RocketIO高速接口变线速方法及系统技术方案

本发明专利技术提供一种基于RocketIO高速接口变线速方法，所述方法应用于RocketIO高速接口变线速系统；所述RocketIO高速接口变线速系统包括RocketIO接口板、PCIe背板和主控板；所述RocketIO接口板与PCIe主板相连；所述PCIe背板与主控板相连；安装RocketIO接口板是采用Xilinx FPGA的PCB板；所述的基于RocketIO高速接口变线速方法通过配置极简的寄存器列表实现RocketIO的变线速方法。本发明专利技术采用配置极简的寄存器列表方案实现RocketIO的变线速方案，此方式无需新增其它接口，具有较大的普适性。具有较大的普适性。具有较大的普适性。

【技术实现步骤摘要】
一种基于RocketIO高速接口变线速方法及系统


[0001]本专利技术涉及一种数据存储技术、高速数据传输
，尤其涉及一种基于RocketIO高速接口变线速方法及系统。

技术介绍

[0002]在信息存储领域，计算机存储结构通常采用PCIe总线结构。面对各种实际业务需求，我们需要把各种业务数据经过光纤接口转存到存储介质中，此过程要经过光纤接口信息采集、信息缓存、PCIe接口数据转存、数据或文件信息管理、数据存储等过程。光纤接口到PCIe接口数据转存过程，只涉及到接口转换任务，一般单独设计成接口板，以满足接口转换需求和板卡替换需求。
[0003]Xilinx的RocketIO高速串行transceiver收发接口，是Virtex2 pro以上系列FPGA中集成的可达到Gb/s传输速度的高速收发模块，适用于多种高速数据传输协议，比如：Aurora、PCIe、Interlaken、SRIO等。
[0004]RocketIO是赛灵思Gigabyte Transceiver(GT)系列高速收发器的统称，目前GT有多个系列，GTX、GTH、GTY、GTZ等。他们的速率范围都不一样，比如GTH目前的支持的线速为0.5Gb/s
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16.375Gb/s，GTY支持的线速为0.5Gb/s
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32.75Gb/s。其FPGA高速接口支持高度可配置，逻辑资源的紧密集成。内部结构框图主要由物理介质层(PMA Physical Media Attachment)和物理控制层(PCS Physical Coding Sublayer)组成。物理介质层(PMA)主要包括串行器和解串器、发送和接收缓冲区、高速时钟产生器和线路时钟恢复单元。物理控制层(PCS)主要包括8B/10B或64B/66B编解码、comma检测和位对齐、PRBS伪随机码产生和校验、TX相位校正和相位校对控制、RX时钟矫正和通道绑定等；PMA主要功能为TX预增强、OOB(Out
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of
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Band)、LPM低功耗自动线性适配。
[0005]目前对于RocketIO的DRP动态配置主要有3种方式：
[0006]1)方式1，在FPGA内部设计逻辑配置状态机，依次配置变线速相关的寄存器；
[0007]2)方式2，利用SOC型的FPGA的PS端有ARM核，使用AXI的GP低速AXI
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lite接口转化为DRP接口时序，软件配置变速相关的寄存器；
[0008]3)方式3，利用I2C、SPI、UART串口等低速接口转换为DRP接口时序，配置变速相关的寄存器。
[0009]当前利用上面3种方式实现RocketIO的动态配置变线速，存在如下的限制：
[0010]1)方式1，通过FPGA内部设计状态机一次配置DRP寄存器，灵活性很差，依赖于FPGA的设计；
[0011]2)方式2，通过SOC来软件配置DRP寄存器，灵活性很高。但是，局限于SOC芯片，非SOC芯片即不可用。
[0012]3)方式3，通常是先将I2C、SPI、UART串口等低速接口先转换为AXI
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lite接口，再转换为DRP接口时序，这种方式也是比较灵活，有一定的市场，但是得新增低速配置接口。
[0013]另外，DRP所涉及的GTHE4_COMMON和GTHE4_CHANNEL寄存器，总共差不多有800个，
寄存器数量比较多，减少需要配置的寄存器数量也是一个关键点。

技术实现思路

[0014]本专利技术的目的在于提供一种基于Xilinx的FPGA上RocketIO高速接口变线速方法及系统，以解决上述技术背景中提出的问题。
[0015]为实现上述目的，本专利技术采用以下技术方案：
[0016]本专利技术提供一种基于RocketIO高速接口变线速方法，所述方法应用于RocketIO高速接口变线速系统；所述RocketIO高速接口变线速系统包括RocketIO接口板、PCIe背板和主控板；所述RocketIO接口板与PCIe主板相连；所述PCIe背板与主控板相连；安装RocketIO接口板是采用Xilinx FPGA的PCB板；所述的基于RocketIO高速接口变线速方法包括：
[0017]步骤S1:目标线速IP生成：利用Xilinx的IP生成向导生成目标线速的IP核，IP0；
[0018]步骤S2:新线速IP生成：利用Xilinx的IP生成向导生成目标线速的IP核，IP1；
[0019]步骤S3:DRP配置寄存器所有参数提取：能够利用高级编程语言提取配置参数，包括：参数名、参数值，得到新的参数文件IP0_PARAM.txt、IP1_PARAM.txt；
[0020]步骤S4:寄存器差异参数比较和提取：利用文本比较工具，比较IP0_PARAM.txt、IP1_PARAM.txt文件的差别，并复制差异参数行；
[0021]步骤S5:极简寄存器列表文件生成：将复制的差异参数行粘贴在新的文本文件里面，生成极简寄存器配置文件diff_param.txt；因为新的线速IP1与原来的目标线速IP0，除线速值不一样，其它所有参数都一样，所以生成IP差异点都是与线速更新相关的时间参数，比如PLL配置参数；
[0022]步骤S6：配置寄存器列表文件生成：对照RocketIO的transceiver用户手册，查看DRP地址映射表，将diff_param.txt所列的寄存器参数名称和参数值，逐个转换成DRP对应寄存器地址的配置值，并生成配置寄存器列表文件cfg_param.txt；
[0023]步骤S7：编写配置程序：使用编写主控板需要的初始化配置文件，包含线速动态配置功能。
[0024]优选地，所述RocketIO接口板是安装RocketIO接口的Xilinx FPGA PCB板，利用Xilinx transceiver IP接口实现高速串行transceiver收发接口；所述Xilinx FPGA PCB板使用PCIe DMAEndpoint IP自带的AXI Master，通过AXI Master将DRP接口转化，配置RocketIO的DRP配置接口。
[0025]优选地，所述的RocketIO是Xilinx GTX高速收发器，主要由物理介质层PMA和物理控制层PCS组成；所述的物理介质层PMA主要包括串行器和解串器、发送和接收缓冲区、高速时钟产生器和线路时钟恢复单元；所述的物理控制层PCS主要包括8B/10B或64B/66B编解码、comma检测和位对齐、PRBS伪随机码产生和校验、TX相位校正和相位校对控制、RX时钟矫正和通道绑定等；PMA主要功能为TX预增强、OOB、LPM低功耗自动线性适配。
[0026]优选地，所述Xilinx transceiver IP接口主要包括GTX总线接口、DRP端口、应用层收发数据端口、状态调试监控端口四部分。
[0027]优选地，所述GTX总线本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于RocketIO高速接口变线速方法，其特征在于，应用于RocketIO高速接口变线速系统；所述RocketIO高速接口变线速系统包括RocketIO接口板、PCIe背板和主控板；所述RocketIO接口板与PCIe主板相连；所述PCIe背板与主控板相连；安装RocketIO接口板是采用Xilinx FPGA的PCB板；所述的基于RocketIO高速接口变线速方法包括：步骤S1：目标线速IP生成：利用Xilinx的IP生成向导生成目标线速的IP核，IP0；步骤S2：新线速IP生成：利用Xilinx的IP生成向导生成目标线速的IP核，IP1；步骤S3：DRP配置寄存器所有参数提取：能够利用高级编程语言提取配置参数，包括：参数名、参数值，得到新的参数文件IP0_PARAM.txt、IP1_PARAM.txt；步骤S4：寄存器差异参数比较和提取：利用文本比较工具，比较IP0_PARAM.txt、IP1_PARAM.txt文件的差别，并复制差异参数行；步骤S5：极简寄存器列表文件生成：将复制的差异参数行粘贴在新的文本文件里面，生成差异结果文件diff_param.txt，此文件为最少的需要配置的参数文件，称为极简寄存器配置文件；步骤S6：配置寄存器列表文件生成：对照RocketIO的transceiver用户手册，查看DRP地址映射表，将diff_param.txt所列的寄存器参数名称和参数值，逐个转换成DRP对应寄存器地址的配置值，并生成配置寄存器列表文件cfg_param.txt；步骤S7：编写配置程序：编写主控板需要的初始化配置文件，包含线速动态配置功能。2.根据权利要求1所述的一种基于RocketIO高速接口变线速方法，其特征在于，所述RocketIO接口板是安装RocketIO接口的Xilinx FPGA PCB板，利用Xilinx transceiverIP接口实现高速串行transceiver收发接口；所述Xilinx FPGA PCB板使用PCIe DMA Endpoint IP自带的AXI Master，通过AXI Master将DRP接口转化，配置RocketIO的DRP配置接口。3.根据权利要求1所述的一种基于RocketIO高速接口变线速方法，其特征在于，所述的RocketIO是Xilinx GTX高速收发器，包括物理介质层PMA和物理控制层PCS；所述的物理介质层PMA包括串行器和解串器、发送和接收缓冲区、高速时钟产生器和线路时钟恢复单元；所述的物理控制层PCS包括8B/10B或64B/66B编解码、comma检测和位...

【专利技术属性】
技术研发人员：徐杰猛，
申请(专利权)人：方一信息科技上海有限公司，
类型：发明
国别省市：