时钟信号多任务器装置与时钟切换方法制造方法及图纸

本申请涉及时钟信号多任务器装置与时钟切换方法。时钟信号多任务器装置包含第一控制电路系统、第二控制电路系统与输出电路系统。第一控制电路系统根据第一时钟信号与第一选择信号产生第一使能信号与第一信号，并根据第二选择信号与第二使能信号决定是否将第一信号输出为第一输出时钟信号，其中第一选择信号反相于第二选择信号。第二控制电路系统根据第二时钟信号与第二选择信号产生第二使能信号与第二信号，并根据第一选择信号与第一使能信号决定是否输出第二信号为第二输出时钟信号。输出电路系统输出第一输出时钟信号与第二输出时钟信号中之一者为最终时钟信号。出时钟信号中之一者为最终时钟信号。出时钟信号中之一者为最终时钟信号。

【技术实现步骤摘要】
时钟信号多任务器装置与时钟切换方法


[0001]本申请是关于时钟信号多任务器装置，尤其是关于无尖波(glitch-free)、可避免死结(deadlock)的时钟信号多任务器装置与时钟切换方法。

技术介绍

[0002]于一些相关技术中，无尖波时钟信号多任务器是利用串接的多个同步电路依序处理多个时钟信号，以输出该些时钟信号中之一者。该些时钟信号称作此多任务器的可选输出时钟信号。于此些技术中，为了达到无尖波的目的，当时钟信号多任务器是由输出一较慢的第一时钟信号切换为输出一较快的第二时钟信号时，由于其串接电路结构，时钟信号多任务器的切换速度会受限于较慢的第一时钟信号，或是受限于另一个独立的时钟信号。另外，于此些技术中，在上述的切换过程中，若产生第一时钟信号的信号源突然停止输出第一时钟信号或另一个独立的时钟信号停止时，时钟信号多任务器的操作会出现死结(deadlock)而无法正确地输出第二时钟信号。

技术实现思路

[0003]于一些实施例中，时钟信号多任务器装置包含第一控制电路系统、第二控制电路系统与输出电路系统。第一控制电路系统用以根据第一时钟信号与第一选择信号产生第一使能信号与第一信号，并根据第二选择信号与第二使能信号决定是否将第一信号输出为第一输出时钟信号，其中第一选择信号反相于第二选择信号。第二控制电路系统用以根据第二时钟信号与第二选择信号产生第二使能信号与第二信号，并根据第一选择信号与第一使能信号决定是否输出第二信号为第二输出时钟信号。输出电路系统用以输出第一输出时钟信号与第二输出时钟信号中之一者为最终时钟信号。
[0004]于一些实施例中，时钟切换方法包含下列操作：根据第一时钟信号与第一选择信号产生第一使能信号与第一信号，并根据第二选择信号与第二使能信号决定是否该第一信号输出为第一输出时钟信号，其中第一选择信号反相于第二选择信号；根据第二时钟信号与第二选择信号产生第二使能信号与第二信号，并根据第一选择信号与第一使能信号决定是否输出第二信号为一第二输出时钟信号；以及输出第一输出时钟信号与第二输出时钟信号中之一者为一最终时钟信号。
[0005]本申请一些实施例中之时钟信号多任务器装置与时钟切换方法可达到无尖波切换的效果，不需额外的独立时钟信号，且不受限于较慢的时钟信号也可避免发生死结。有关本申请的特征、实作与功效，现配合图式作优选实施例详细说明如下。
附图说明
[0006][图1]为根据本申请一些实施例示出一种时钟信号多任务器装置的示意图；
[0007][图2]为根据本申请一些实施例示出图1的时钟信号多任务器装置之电路示意图；
[0008][图3]为根据本申请一些实施例示出图2中部分信号的波形图；
[0009][图4]为根据本申请一些实施例示出图2中部分信号的波形图；以及
[0010][图5]为根据本申请一些实施例示出一种时钟切换方法的流程图。
具体实施方式
[0011]本文所使用的所有词汇具有其通常的含义。上述之词汇在普遍常用之字典中之定义，在本申请的内容中包含任一于此讨论的词汇之使用例子仅为示例，不应限制到本申请之范围与含义。同样地，本申请亦不仅以于此说明书所示出的各种实施例为限。
[0012]关于本文中所使用之『耦接』或『连接』，均可指二或多个组件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个组件相互操作或动作。如本文所用，用语『电路系统(circuitry)』可为由至少一电路(circuit)所形成的单一系统，且用语『电路』可为由至少一个晶体管与/或至少一个主被动组件按一定方式连接以处理信号的装置。而用语『门控(gating)电路』可为由一个或两个以上的逻辑门按一定方式连接以处理信号的装置。
[0013]如本文所用，用语『与/或』包含了列出的关联项目中的一个或多个的任何组合。在本文中，使用第一、第二与第三等词汇，是用于描述并辨别各个组件。因此，在本文中的第一组件也可被称为第二组件，而不脱离本申请的本意。为易于理解，于各图式中的类似组件将被指定为相同标号。
[0014]图1为根据本申请一些实施例示出一种时钟信号多任务器装置100的示意图。时钟信号多任务器装置100可根据选择信号SEL输出时钟信号CLK0与时钟信号CLK1中之一者为最终时钟信号CLKF。例如，若选择信号SEL具有逻辑值0，时钟信号多任务器装置100将时钟信号CLK0输出为最终时钟信号CLKF。若选择信号SEL具有逻辑值1，时钟信号多任务器装置100将时钟信号CLK1输出为最终时钟信号CLKF。于一些实施例中，时钟信号CLK0之频率低于时钟信号CLK1之频率。
[0015]图2为根据本申请一些实施例示出图1的时钟信号多任务器装置100之电路示意图。时钟信号多任务器装置100包含控制电路系统220、控制电路系统240与输出电路系统260。控制电路系统220根据时钟信号CLK0以及选择信号SELB产生使能信号EN0与信号S10，接着根据选择信号SEL与使能信号EN1决定是否将信号S10输出为输出时钟信号CK-0。控制电路系统240根据时钟信号CLK1以及选择信号SEL产生使能信号EN1与信号S11，接着根据选择信号SELB与使能信号EN0决定是否将信号S11输出为输出时钟信号CK-1。输出电路系统260将从输出时钟信号CK-0与输出时钟信号CK-1输出一者为最终时钟信号CLKF。于一些实施例中，输出电路系统260可由或(OR)门电路实施。
[0016]于一些实施例中，选择信号SEL反相于选择信号SELB。换言之，若选择信号SEL为逻辑值1(或逻辑值0)，选择信号SELB为逻辑值0(或逻辑值1)。于一些实施例中，时钟信号多任务器装置100可包含反相器电路(未示出)，其用以根据选择信号SEL产生选择信号SELB。
[0017]控制电路系统220包含门控电路222、门控电路224以与门控电路226。门控电路222根据时钟信号CLK0与选择信号SELB产生使能信号EN0，并根据使能信号EN0将时钟信号CLK0输出为信号S00。门控电路222可用于消除时钟信号CLK0之突波(glitch)。例如，门控电路222包含同步电路222A与与门电路222B。同步电路222A可根据时钟信号CLK0接收选择信号SELB并产生使能信号EN0。在一些实施例中，同步电路222A包含串接的正反器电路F01与正
反器电路F02。正反器电路F01根据时钟信号CLK0的上升沿触发，以接收选择信号SEL。正反器电路F02的输入端耦接至正反器电路F01的输出端，且正反器电路F02根据时钟信号CLK0的下降沿触发以产生使能信号EN0。与门电路222B可根据使能信号EN0与时钟信号CLK0产生信号S00。换言之，当使能信号EN0为逻辑值1时，与门电路222B可将时钟信号CLK0输出为信号S00。当使能信号EN0为逻辑值0时，与门电路222B不将时钟信号CLK0输出为信号S00，并产生具有逻辑值0的信号S00。
[0018]门控电路224根据选择信本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟信号多任务器装置，包含：一第一控制电路系统，用以根据一第一时钟信号与一第一选择信号产生一第一使能信号与一第一信号，并根据一第二选择信号与一第二使能信号决定是否将该第一信号输出为一第一输出时钟信号，其中该第一选择信号反相于该第二选择信号；一第二控制电路系统，用以根据一第二时钟信号与该第二选择信号产生该第二使能信号与一第二信号，并根据该第一选择信号与该第一使能信号决定是否输出该第二信号为一第二输出时钟信号；以及一输出电路系统，用以输出该第一输出时钟信号与该第二输出时钟信号中之一者为一最终时钟信号。2.根据权利要求1所述的时钟信号多任务器装置，其中该第一控制电路系统包含：一第一门控电路，用以根据该第一时钟信号与该第一选择信号产生该第一使能信号，并根据该第一使能信号将该第一时钟信号输出为一第三信号；一第二门控电路，用以根据该第一选择信号决定是否屏蔽该第三信号以产生该第一信号；以及一第三门控电路，用以根据该第二选择信号与该第二使能信号决定是否输出该第一信号为该第一输出时钟信号。3.根据权利要求2所述的时钟信号多任务器装置，其中该第一门控电路包含：一同步电路，用以根据该第一时钟信号接收该第一选择信号并产生该第一使能信号；以及一与门电路，用以根据该第一使能信号与该第一时钟信号产生该第三信号。4.根据权利要求3所述的时钟信号多任务器装置，其中该同步电路包含串接的多个正反器电路，其中该些正反器电路中之一第一正反器电路用以该第一时钟信号的一上升沿触发以接收该第一选择信号，且该些正反器电路中之一最后正反器电路用以根据该第一时钟信号的一下降沿触发以产生...

【专利技术属性】
技术研发人员：张积福，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：