一种省成本且准确的开环分数分频器,包含:整数除法器,用来依据目标频率的设定处理输入时钟,以产生第一分频时钟与第二分频时钟;控制电路,用来依据该目标频率的设定产生粗调控制信号与细调控制信号;以及相位内插器,用来依据该第一分频时钟、该第二分频时钟、该粗调控制信号与该细调控制信号产生输出时钟。该两组控制信号决定第一电流,该两组控制信号的反相信号决定第二电流;该相位内插器依据该第一分频时钟及其反相信号以及该第一电流控制该第一分频时钟对该输出时钟的产生的贡献,并依据该第二分频时钟及其反相信号以及该第二电流控制该第二分频时钟对该输出时钟的产生的贡献。的产生的贡献。的产生的贡献。
【技术实现步骤摘要】
开环分数分频器
[0001]本专利技术是关于分频器,尤其是关于开环分数分频器(open loop fractional frequency divider)。
技术介绍
[0002]目前的分频技术包含以下两种:
[0003](1)第一种分频技术:如图1所示,本技术依据已知的参考时钟(XTAL),利用多个锁相环电路110(PLL1、PLL2、
…
、PLLN)分别产生多种时钟(CK1、CK2、
…
、CKN)。按这些锁相环电路110的设计,该多种时钟的每一个的频率可为该参考时钟的频率的整数倍或非整数倍。
[0004](2)第二种分频技术:如图2所示,本技术包含锁相环电路210(PLL1)与多个开环除法器220(OPD2、
…
、OPDN)。锁相环电路210依据已知的参考时钟(XTAL)产生一时钟(CK1)。这些开环除法器220依据锁相环电路210的输出时钟分别产生多种时钟(CK2、
…
、CKN)。按锁相环电路210的设计,该时钟(CK1)的频率可为该参考时钟的频率的整数倍或非整数倍;按这些开环除法器220的设计,该多种时钟(CK2、
…
、CKN)的每一个的频率可为该输出时钟的频率的整数倍或非整数倍。
[0005]关于第一种分频技术,其采用了多个锁相环,整体电路面积大,成本高,耗电多。关于第二种分频技术,当该多种时钟(CK2、
…
、CKN)的每一个的频率为该输出时钟的频率的非整数倍时,该多种时钟的频率通常不够准确。
技术实现思路
[0006]本公开的目的之一在于提供一种成本经济且准确的开环分数分频器。
[0007]本公开的开环分数分频器的一个实施例包含整数除法器、控制电路与相位内插器。该整数除法器用来依据目标频率的设定处理输入时钟,以产生第一分频时钟与第二分频时钟。该控制电路用来依据该目标频率的设定产生粗调控制信号与细调控制信号。该相位内插器用来依据该第一分频时钟、该第二分频时钟、该粗调控制信号与该细调控制信号产生输出时钟。该粗调控制信号与该细调控制信号用来决定第一电流,该粗调控制信号的反相信号与该细调控制信号的反相信号用来决定第二电流。该相位内插器用来依据该第一分频时钟及其反相信号以及该第一电流控制该第一分频时钟对该输出时钟的产生的贡献,并用来依据该第二分频时钟及其反相信号以及该第二电流控制该第二分频时钟对该输出时钟的产生的贡献。该粗调控制信号所控制的电流总量大于该细调控制信号所控制的电流总量。
[0008]有关本专利技术的特征、实施与功效,在此配合附图作较佳实施例详细说明如下。
附图说明
[0009]图1显示一种已知的分频技术;
[0010]图2显示另一种已知的分频技术;
[0011]图3显示本公开的开环分数分频器的一个实施例;
[0012]图4显示图3的整数除法器的一个实施例;
[0013]图5显示图3的相位内插器的一个实施例;
[0014]图6显示图5的负载电路的一个实施例;
[0015]图7显示图5的电流产生电路的一个实施例;
[0016]图8a显示图7的第一电流产生电路的一个实施例;
[0017]图8b显示图8a的第一粗调电流电路与第一细调电流电路的一个实施例;
[0018]图9a显示图7的第二电流产生电路的一个实施例;
[0019]图9b显示图9a的第二粗调电流电路与第二细调电流电路的一个实施例;以及
[0020]图10显示图5的时钟输出电路的一个实施例。
具体实施方式
[0021]本公开揭示一种开环分数分频器,其特征包含不同精度的电流控制,具有成本经济且准确的优点。
[0022]图3显示本公开的开环分数分频器的一个实施例。图3的开环分数分频器300包含整数除法器310、控制电路320与相位内插器330,这些电路分述如下。
[0023]请参照图3。整数除法器310用来依据目标频率的设定处理输入时钟(CKIN),以产生第一分频时钟(CKA)与第二分频时钟(CKB),该目标频率的设定的形式(例如:编码方式)与内容可由本领域技术人员依实施需求决定,并不属于本专利技术的讨论范围。图4显示图3的整数除法器310的一个实施例,包含整数除法电路410与延迟电路420。整数除法电路410用来依据该目标频率的设定除该输入时钟以产生分频时钟(CKDIV)。延迟电路420包含至少一个延迟元件;本实施例中,延迟电路420包含第一延迟元件422(例如:D触发器)与第二延迟元件424(例如:D触发器),第一延迟元件422与第二延迟元件424均依据该输入时钟运作,以依据该分频时钟分别输出该第一分频时钟与该第二分频时钟,其中该第一分频时钟与该第二分频时钟的频率相同但相位不同。
[0024]请参照图3。控制电路320用来依据该目标频率的设定产生粗调控制信号(D1)(例如:图8b的多位信号I
D1
[0]~I
D1
[10],其中每个位用来控制一电流路径的导通与否)与细调控制信号(D2)(例如:图9b的多位信号I
D2
[0]~I
D2
[8],其中每个位用来控制一电流路径的导通与否),该粗调控制信号与该细调控制信号用来控制该第一分频时钟对该输出时钟的产生的贡献,也用来控制该第二分频时钟对该输出时钟的产生的贡献,从而令该输出时钟的频率等于或趋近该目标频率。本实施例中,该第一分频时钟对该输出时钟的产生的贡献愈高,该第二分频时钟对该输出时钟的产生的贡献就愈低,这两个贡献的总和为100%。控制电路320的一个实施例是基于有限状态机(finite state machine,FSM)设计的数字电路;此情形下,该粗调控制信号与该细调控制信号均为数字信号。
[0025]请参照图3。相位内插器330用来依据该第一分频时钟、该第二分频时钟、该粗调控制信号与该细调控制信号产生输出时钟(CKOUT),其中该粗调控制信号与该细调控制信号用来决定第一电流(I1),该粗调控制信号的反相信号(例如:图8b的多位信号其中每个位用来控制一电流路径的导通与否)与该细调控制信号的反相
信号(例如:图9b的多位信号其中每个位用来控制一电流路径的导通与否)用来决定第二电流(I2),相位内插器330用来依据该第一分频时钟及其反相信号以及该第一电流控制该第一分频时钟对该输出时钟的产生的贡献,并用来依据该第二分频时钟及其反相信号以及该第二电流控制该第二分频时钟对该输出时钟的产生的贡献,其中该粗调控制信号所控制的电流总量大于该细调控制信号所控制的电流总量。值得注意的是,由于图3为开环分数分频器300,该输入时钟的产生无需参考该输出时钟。
[0026]图5显示图3的相位内插器330的一个实施例,包含负载电路510、电流产生电路520与时钟输出电路530。负载电路510用来与该第一电流以及该第二电流共同决定一控制电压(V1)。电流产生电路520耦接该负载本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种开环分数分频器,包含:整数除法器,用来依据目标频率的设定处理输入时钟,以产生第一分频时钟与第二分频时钟;控制电路,用来依据所述目标频率的设定产生粗调控制信号与细调控制信号;以及相位内插器,用来依据所述第一分频时钟、所述第二分频时钟、所述粗调控制信号与所述细调控制信号产生输出时钟,其中所述粗调控制信号与所述细调控制信号用来决定第一电流,所述粗调控制信号的反相信号与所述细调控制信号的反相信号用来决定第二电流,所述相位内插器用来依据所述第一分频时钟及其反相信号以及所述第一电流控制所述第一分频时钟对所述输出时钟的产生的贡献,并用来依据所述第二分频时钟及其反相信号以及所述第二电流控制所述第二分频时钟对所述输出时钟的产生的贡献,其中所述粗调控制信号所控制的电流总量大于所述细调控制信号所控制的电流总量。2.如权利要求1所述的开环分数分频器,其中所述整数除法器包含:整数除法电路,用来依据所述目标频率的设定除所述输入时钟以产生分频时钟;以及延迟电路,用来接收所述分频时钟以输出所述第一分频时钟与所述第二分频时钟,其中所述第一分频时钟与所述第二分频时钟有相同频率与不同相位。3.如权利要求2所述的开环分数分频器,其中所述延迟电路依据所述输入时钟运作。4.如权利要求1所述的开环分数分频器,其中所述相位内插器包含:负载电路,用来与所述第一电流以及所述第二电流共同决定一控制电压;电流产生电路,包含:第一电流产生电路,包含:第一输入晶体管对,耦接于所述负载电路与第一电流源电路之间,用来依据所述第一分频时钟及其反相信号来决定所述第一输入晶体管对的导通状态;以及所述第一电流源电路,包含:第一粗调电流电路,用来依据所述粗调控制信号提供第一粗调电流;以及第一细调电流电路,用来依据所述细调控制信号提供第一细调电流,其中所述第一粗调电流与所述第一细调电流之和等于所述第一电流;第二电流产生电路,包含:第二输入晶体管对,耦接于所述负载电路与第二电流源电路之间,用来依据所述第二分频时钟及其反相信号来决定所述第二输入晶体管对的导通状态;以及所述第二电流源电路,包含:第二粗调电流电路,用来依据所述粗调控制信号...
【专利技术属性】
技术研发人员:闵绍恩,吴宜璋,陈聪明,许介远,刘晟佑,
申请(专利权)人:瑞昱半导体股份有限公司,
类型:发明
国别省市:
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