【技术实现步骤摘要】
一种FPGA片间低速并行异步通信方法及通信系统
[0001]本专利技术涉及芯片验证
，尤其是一种用于芯片验证的FPGA片间低速并行异步通信方法及通信系统。
技术介绍
[0002]在芯片设计规模日益增大，芯片应用越来越广泛的今天，保证芯片设计的正确性是每一位芯片设计者必须考虑的大事。在芯片流片前进行充分验证，是提高芯片设计质量，保证芯片设计正确性的重要措施之一。
[0003]目前的芯片验证方法有很多，其中基于FPGA的原型验证，由于相较于服务器软件仿真有巨大的速度优势，在芯片设计领域有着非常广泛的应用。然而，随着芯片设计规模的不断增大，即使是当前容量最大的FPGA，也不足以完整地放下整个芯片设计，这就必然需要将整个芯片的设计分布式地放置在一个板卡内的多片FPGA，甚至多个板卡间的多片FPGA内来实现。因此，FPGA片间各种不同的互联通信和数据传输便成了整个验证平台系统非常重要的一部分。
[0004]现有的片间互联多采用信号直连或者提高通信时钟频率的时分复用方式。由于FPGA的GPIO端口资源有限，其所能支...
【技术保护点】
【技术特征摘要】
1.一种FPGA片间低速并行异步通信方法，其特征在于，对发送端工作时钟clk1进行n分频处理，得到发送端分频时钟clk_div1；发送端与接收端进行数据传输前进行链路同步，在完成链路同步后，发送端将clk1时钟域的大位宽数据，转换成低频的clk_div1时钟域的小位宽数据，再逐个发送出去，接收端再用接收端工作时钟clk2采样接收到的clk_div1时钟域的数据，将数据恢复到clk2时钟域。2.根据权利要求1所述的FPGA片间低速并行异步通信方法，其特征在于，分频数根据结合相邻有效数据之间的传输等待时间确定的实际传输需要的有效带宽设置。3.根据权利要求1或2所述的FPGA片间低速并行异步通信方法，其特征在于，链路同步包括以下步骤：步骤A1，上电复位后，发送端和接收端均进入链路同步状态，接收端采样位置计数器在0～2n
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1范围内循环计数；步骤A2，接收端将同步信号sync拉低，发送至发送端；步骤A3，发送端在clk_div1时钟域下，向接收端发送同步字；步骤A4，接收端接收到同步字数字序列后，按照当前采样位置计数器的数值对同步字进行间隔采样，找到同步字；步骤A5，连续t次在同一采样点位置找到同步字，则认为链路同步完成；步骤A6，接收端将同步信号sync拉高，发送端和接收端均跳出链路同步状态，发送端进入等待数据状态，接收端进入包头检测状态。4.根据权利要求3所述的FPGA片间低速并行异步通信方法，其特征在于，数据传输包括以下步骤：步骤B1，发送端检测...
【专利技术属性】
技术研发人员：刘国成，顾大晔，王秋实，周乐，
申请(专利权)人：安徽芯纪元科技有限公司，
类型：发明
国别省市：
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