电感器的制造方法技术

本发明专利技术提供一种形成划分前的叠层体时也形成外部电极从而能有效利用芯片容积并防止安装时不便的电感器的制造方法。具备：叠层工序、划分工序、烧结工序、以及电镀工序，叠层工序中形成包含绝缘体（２）、卷绕体（３）以及外部电极（４、５）的叠层体。即，叠层工序中，叠积具有大宽度填充导体（４０、５０）的绝缘层（２０、２５）、具有小宽度填充导体（４１、５１）的绝缘层（２１～２４）、以及具有外部电极图案（４２、５２）的导体图案（３１～３４）。由此，由导体图案（３１～３４）形成卷绕体（３），由大宽度填充导体（４０、５０）和小宽度填充导体（４１、５１）和外部电极图案（４２、５２）形成外部电极（４、５）。将小宽度填充导体（４１、５１）的宽度设定成小于大宽度填充导体（４０、５０）和外部电极图案（４２、５２）的宽度，以对外部电极（４、５）设置凹凸。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及便携电话等使用的。
技术介绍
以往，作为这种，有例如专利文献1和专利文献2揭示的技术。这种已有制造方法中，将PET(二甲酯)膜或空基片用作基底基体材料，在此 基底基体材料上印刷感光绝缘糊。然后，对此感光绝缘糊进行曝光(按照需要添 加显像)和烘干，从而形成绝缘膜。此后，在此绝缘层上印刷感光导体糊，进行 曝光、显像(按照需要添加曝光)和烘干，从而形成导体图案。接着，在导体图 案上印刷感光绝缘糊，进行曝光、显像(按照需要添加曝光)和烘干，从而形成 绝缘层和通路孔。其后，交替叠积导体图案、带通孔的绝缘层，从而形成叠层 体。接着，将此叠层体划分成所希望芯片规模，形成小芯片。然后，从芯片去 除基底基体材料，并对芯片进行烧结。此后，在各芯片的两个端部形成外部电 极后，对外部电极部分实施电镀，从而完成片状电感器。专利文献l:日本国特开平11—204336号公报 专利文献2:日本国特开2005—109097号公报然而，上述已有制造方法存在如下问题。图21已有电感器的外观图，图22是示出电感器运送时的状态的概略剖视图。如图21所示，已有制造方法中，形成电感器100的芯片100A后，在芯片 100A的两端形成外部电极111、 112，所以不能充分确保芯片100A的容积。例 如制造规定规模0603(纵0.6毫米(mm)、横0.3毫米、高0.3毫米)的电感器的 情况下，将烧结后的芯片100A的规模设定为纵0.56毫米、横0.26毫米、高0.26毫米，在此芯片IOOA的两端形成外部电极111、 112，从而得到规定规模 0603。因此，芯片100A的规模变小，对内部形成的线圈等的大小施加限制， 不能得到足够大的电感值。又，如图22所示，芯片100A的表面和外部电极111、 112产生外部电极厚 度份额的阶梯差，所以安装微小电感器IOO时产生不便。即，如图22的虚线 所示，电感器100的规模远大于运送用吸嘴200的口径时，即使芯片100A表 面与外部电极lll、 112之间产生阶梯差，也不发生空气泄漏，所以吸嘴200 牢固地吸着电感器IOO，能运送到希望的安装处。然而，随着电感器的微小化， 运送规定规模0603这样微小的电感器100的情况下，如实线所示，吸嘴200 横跨外部电极lll、 112,使吸嘴200与芯片IOOA的表面之间产生间隙，发生 空气泄漏。因此，吸嘴200不能牢固地吸着电感器100，可能发生使其在运送 中途掉下或将电感器IOO装到偏离所希望安装处的位置的事态。本专利技术是为解决上述课题而完成的，其目的在于提供一种形成划分前的叠 层体时也形成外部电极从而能有效利用芯片容积并防止安装时不便的电感器 的制造方法。
技术实现思路
为了解决上述课题，本专利技术第l方面是一种，具备形 成具有多块包含内包于绝缘层的巻绕体、以及连接该巻绕体的两端并从绝缘层 露出的一对外部电极的芯片的叠层体用的叠层工序；将叠层工序中形成的叠层 体划分成各芯片用的划分工序；以及烧结划分工序中形成的各芯片用的烧结工 序，其中，叠层工序具有以下过程用导体糊并利用印刷法或光刻制版法，在 绝缘层上形成巻绕体用的导体图案，同时在该绝缘层的边部上形成外部电极用的外部电极图案的第1过程；以及用绝缘糊并利用印刷法或光刻制版法，在该 导体图案和外部电极图案上形成具有窥视导体图案的通路孔和与外部电极相连的切口部的绝缘层的第2过程，通过重复这些第l和第2过程，形成包含由导体图案和通路孔构成的巻绕体、以及由外部电极图案和填充在切口部的导体构成的一对外部电极的多块芯片。 根据此组成，叠层工序形成具有多块包含内包于绝缘层的巻绕体和一对外 部电极的芯片的叠层体。具体而言，第1过程中，用导体糊并利用印刷法或光 刻制版法，在绝缘层上形成巻绕体用的导体图案，同时在该绝缘层的边部上形 成外部电极用的外部电极图案。第2过程中，用绝缘糊并利用印刷法或光刻制 版法，在该导体图案和外部电极图案上形成具有窥视导体图案的通路孔和与外 部电极相连的切口部的绝缘层。而且，通过重复这些第1和第2过程，形成包 含由导体图案和通路孔构成的巻绕体以及由外部电极图案和填充在切口部的 导体构成的一对外部电极的多块芯片。接着，由划分工序将叠层体划分成各芯 片后，在烧结工序烧结各芯片。本专利技术第2方面是在第1方面所述的中，叠层工序的第1 过程将感光导体糊涂覆在绝缘层上，利用光刻制版法进行曝光和显像，从而形成导体图案和外部电极图案，叠层工序的第2过程将感光绝缘糊涂覆在导体图案和外部电极图案上，利用光刻制版法进行曝光和显像，从而形成具有通路孔 和切口部的绝缘层。根据此组成，叠层工序的第l过程中，将感光导体糊涂覆在绝缘层上，利 用光刻制版法进行曝光和显像，从而形成导体图案和外部电极图案。而且，叠层工序的第2过程将感光绝缘糊涂覆在导体图案和外部电极图案上，利用光刻制版法进行曝光和显像，从而形成具有通路孔和切口部的绝缘层。本专利技术第3方面是在第1或第2方面所述的电感器制造方法中，叠层工序 将巻绕体的两个磁极的方向设定成与叠层方向相同的方向。根据此组成，巻绕体的两个磁极的方向为与叠层方向相同的方向，所以通 过将芯片横卧使用，两个磁极的周围为空气环境。本专利技术第4方面是在第1至第3方面中任一项所述的中， 叠层工序的第1过程在与绝缘层对置的两个边部，分别形成与绝缘层同长的长 形的所述外部电极图案，叠层工序的第2过程在两个边部，形成与外部电极图 案同长的长形的切口部。本专利技术第5方面是在第4方面所述的中，叠层工序的第2 过程形成宽度小于外部电极图案的宽度的切口部。本专利技术第6方面是在第1至第3方面中任一项项所述的 中，叠层工序的第l过程在绝缘层的l个边部的两个角部上，分别形成短于边部之半的长形的外部电极图案，叠层工序的第2过程在1个边部的两个角部上，分别形成与外部电极图案实质上同长的切口部。本专利技术第7方面是在第6方面所述的中，叠层工序的第2 过程形成宽度小于外部电极图案的宽度的所述切口部。本专利技术第8方面是在第1至第3方面中任一项所述的中， 叠层工序的第l过程在绝缘层的l个边部的两个角部上，分别形成L状的外部 电极图案，叠层工序的第2过程在l个边部的两个角部上，分别形成与外部电 极图案实质上同形的切口部。本专利技术第9方面是在第8方面所述的中，叠层工序的第2 过程形成宽度小于外部电极图案的宽度的所述切口部。本专利技术第IO方面是在第l至第9方面中任一项所述的中， 使用热膨胀系数实质上相等的导体糊和绝缘糊。本专利技术第11方面是在第1至第IO方面中任一项所述的 中，设置对烧结工序中烧结的各芯片的外部电极表面进行电镀用的电镀工序。如以上详细说明那样，根据本专利技术的，叠层工序中形成 具有多块包含一对外部电极的芯片的叠层体，因此其后的工序中不需要形成外 部电极的工序。即，不需要上述已有技术那样用浸渍方式等在芯片的两端形成 外部电极，所以能减少该份额的工序数。与形成芯片同时地形成外部电极意味 着能使芯片的尺寸为实质上规定规模的尺寸。这就是说，能不考虑容积减小外 部电极厚度的份额而谋求有效利用芯片容积。又，由于与芯片合为一体地形成 外部电极，外部电极与芯片表面之间不产生大阶梯差。纵然产生阶梯差，也是 程度为外部电极表面实施的电镀的厚度的可忽略的阶梯差。因此，本文档来自技高网...

【技术保护点】
一种电感器的制造方法，具备：　形成具有多块包含：内包于绝缘层的卷绕体、以及连接该卷绕体的两端并从绝缘层露出的一对外部电极的芯片的叠层体用的叠层工序；　将所述叠层工序中形成的叠层体划分成各芯片用的划分工序；以及　烧结所述划分工序中形成的各芯片用的烧结工序，其特征在于，　所述叠层工序具有以下过程：　用导体糊并利用印刷法或光刻制版法，在绝缘层上形成所述卷绕体用的导体图案，同时在该绝缘层的边部上形成所述外部电极用的外部电极图案的第１过程；以及　用绝缘糊并利用印刷法或光刻制版法，在该导体图案和外部电极图案上形成具有连接窥视所述导体图案的通路孔和与所述外部电极的切口部的绝缘层的第２过程，　通过重复这些第１和第２过程，形成包含由所述导体图案和通路孔构成的所述卷绕体、以及由所述外部电极图案和填充在所述切口部的导体构成的一对所述外部电极的所述多块芯片。

【技术特征摘要】
【国外来华专利技术】JP 2006-1-16 007021/20061、一种电感器的制造方法，具备形成具有多块包含内包于绝缘层的卷绕体、以及连接该卷绕体的两端并从绝缘层露出的一对外部电极的芯片的叠层体用的叠层工序；将所述叠层工序中形成的叠层体划分成各芯片用的划分工序；以及烧结所述划分工序中形成的各芯片用的烧结工序，其特征在于，所述叠层工序具有以下过程用导体糊并利用印刷法或光刻制版法，在绝缘层上形成所述卷绕体用的导体图案，同时在该绝缘层的边部上形成所述外部电极用的外部电极图案的第1过程；以及用绝缘糊并利用印刷法或光刻制版法，在该导体图案和外部电极图案上形成具有连接窥视所述导体图案的通路孔和与所述外部电极的切口部的绝缘层的第2过程，通过重复这些第1和第2过程，形成包含由所述导体图案和通路孔构成的所述卷绕体、以及由所述外部电极图案和填充在所述切口部的导体构成的一对所述外部电极的所述多块芯片。2、 如权利要求1中所述的电感器的制造方法，其特征在于， 所述叠层工序的第l过程将感光导体糊涂覆在绝缘层上，利用光刻制版法进行曝光和显像，通过这样形成所述导体图案和外部电极图案，所述叠层工序的第2过程将感光绝缘糊涂覆在所述导体图案和外部电极图 案上，利用光刻制版法进行曝光和显像，通过这样形成具有所述通路孔和切口 部的绝缘层。3、 如权利要求1或2中所述的电感器的制造方法，其特征在于， 所述叠层工序将所述巻绕体的两个磁极的方向设定成与叠层方向相同的方向。4、 如权利要求1至3中任一项所述的电感器的制造方法，其特征在于， ...

【专利技术属性】
技术研发人员：山野和彦，
申请(专利权)人：株式会社村田制作所，
类型：发明
国别省市：JP[日本]