半导体器件的元胞结构及半导体器件制造技术

本申请提供一种半导体器件的元胞结构及半导体器件，该元胞结构包括第一导电类型衬底；依次并排设置于所述衬底上表面内的至少一个第一沟槽栅、至少一个第二沟槽栅、至少一个第三沟槽栅和至少一个第四沟槽栅；位于所述阱区上表面内并位于所述第一沟槽栅两侧、所述第三沟槽栅两侧和所述第四沟槽栅两侧的第一导电类型源区；位于所述衬底上方并同时与所述源区电连接的发射极金属层；其中，所述第一沟槽栅、所述第二沟槽栅和所述第三沟槽栅与所述发射极金属层之间通过第一层间介质层隔离，所述第四沟槽栅与所述发射极金属层电连接。这种元胞结构可以实现更好的导通压降、饱和电流、短路时间三大参数的折中平衡。路时间三大参数的折中平衡。路时间三大参数的折中平衡。

【技术实现步骤摘要】
半导体器件的元胞结构及半导体器件


[0001]本申请涉及半导体器件
，具体涉及一种半导体器件的元胞结构及半导体器件。

技术介绍

[0002]IGBT(Insulated Gate Bipolar Transistor)，即绝缘栅双极型晶体管，作为弱电控制强电的核心半导体器件广泛应用于工业、4C(通信、计算机、消费电子、汽车电子)、家电等产业领域。IGBT器件具有几十项参数，因此IGBT的设计难点也是各参数之间的平衡。例如反向耐压与正向导通压降为一对折中参数，击穿电压(BV)增加，饱和压降(Vcesat，越小越好)增加；例如Vcesat降低，关断时间增加。饱和电流与导通压降、短路耐量也存在一个折中，一般如果饱和电流增加，则Vcesat减小、短路耐量减小；因此合理设计各参数显得尤为重要。
[0003]目前主流的IGBT结构包括场截止型，具体分为如图1所示的平面栅场截止型IGBT(包括N型漂移区、Pbody基区、N+源区、平面栅极、层间介质层、发射极、N型场截止层FS、P+集电区和集电极)和如图2所示的沟槽栅场截止型IGBT(包括N型漂移区、Pbody基区、N+源区、沟槽栅极、层间介质层、发射极、N型场截止层FS、P+集电区和集电极)。其中，目前最为主流的IGBT结构为沟槽栅场截止型，沟槽栅IGBT相对于平面栅IGBT的元胞尺寸减小，增加了IGBT的电流密度，但电流密度的增加导致短路时间的下降，即短路安全工作区(Short Circuit Safe Operating Area，SCSOA)减小，导致沟槽栅IGBT无法实现饱和电流、Vcesat、短路耐量这三个参数之间的折中平衡。

技术实现思路

[0004]针对上述问题，本申请提供了一种半导体器件的元胞结构及半导体器件，解决了现有技术中沟槽栅IGBT无法实现饱和电流、Vcesat、短路耐量这三个参数之间的折中平衡的技术问题。
[0005]第一方面，本申请提供一种半导体器件的元胞结构，包括：
[0006]第一导电类型衬底；
[0007]依次并排设置于所述衬底上表面内的至少一个第一沟槽栅、至少一个第二沟槽栅、至少一个第三沟槽栅和至少一个第四沟槽栅；
[0008]位于所述衬底上表面内并设置于任意相邻两个沟槽栅之间的第二导电类型阱区；
[0009]位于所述阱区上表面内并设置于所述第一沟槽栅两侧、所述第三沟槽栅两侧和所述第四沟槽栅两侧的第一导电类型源区；其中，所述第一沟槽栅、所述第三沟槽栅和所述第四沟槽栅分别与其两侧的所述源区相接触；
[0010]位于所述衬底上方并同时与所述源区电连接的发射极金属层；
[0011]其中，所述第一沟槽栅、所述第二沟槽栅和所述第三沟槽栅与所述发射极金属层之间通过第一层间介质层隔离，所述第四沟槽栅与所述发射极金属层电连接。
[0012]根据本申请的实施例，优选地，所述第一沟槽栅、所述第二沟槽栅和所述第三沟槽栅连接外部栅极驱动电路。
[0013]根据本申请的实施例，优选地，所述第一沟槽栅、所述第二沟槽栅、所述第三沟槽栅和所述第四沟槽栅的深度均大于所述阱区的深度。
[0014]根据本申请的实施例，优选地，还包括：
[0015]位于所述第四沟槽栅上方的第二层间介质层；
[0016]其中，所述第二层间介质层包括贯穿所述第二层间介质层的接触孔，所述发射极金属层通过填充于所述接触孔内的导电材料与所述第四沟槽栅实现电连接。
[0017]根据本申请的实施例，优选地，所述第一沟槽栅包括位于所述衬底上表面内的第一栅极沟槽和设置于所述第一栅极沟槽内的第一栅极，以及设置于所述第一栅极沟槽和所述第一栅极之间的第一栅极绝缘层。
[0018]根据本申请的实施例，优选地，所述第二沟槽栅包括位于所述衬底上表面内的第二栅极沟槽和设置于所述第二栅极沟槽内的第二栅极，以及设置于所述第二栅极沟槽和所述第二栅极之间的第二栅极绝缘层。
[0019]根据本申请的实施例，优选地，所述第三沟槽栅包括位于所述衬底上表面内的第三栅极沟槽和设置于所述第三栅极沟槽内的第三栅极，以及设置于所述第三栅极沟槽和所述第三栅极之间的第三栅极绝缘层。
[0020]根据本申请的实施例，优选地，所述第四沟槽栅包括位于所述衬底上表面内的第四栅极沟槽和设置于所述第四栅极沟槽内的第四栅极，以及设置于所述第四栅极沟槽和所述第四栅极之间的第四栅极绝缘层。
[0021]根据本申请的实施例，优选地，还包括：
[0022]位于所述衬底下方的第一导电类型场截止层；
[0023]位于所述场截止层下方的第二导电类型集电极区；
[0024]位于所述集电极区下方并与所述集电极区电连接的集电极金属层。
[0025]第二方面，本申请提供一种半导体器件，包括若干如第一方面任一项所述的半导体器件的元胞结构。
[0026]采用上述技术方案，至少能够达到如下技术效果：
[0027]本申请提供一种半导体器件的元胞结构及半导体器件，该半导体器件的元胞结构包括第一导电类型衬底；依次并排设置于所述衬底上表面内的至少一个第一沟槽栅、至少一个第二沟槽栅、至少一个第三沟槽栅和至少一个第四沟槽栅；位于所述衬底上表面内并位于任意相邻两个沟槽栅之间的第二导电类型阱区；位于所述阱区上表面内并位于所述第一沟槽栅两侧、所述第三沟槽栅两侧和所述第四沟槽栅两侧的第一导电类型源区；位于所述衬底上方并同时与所述源区电连接的发射极金属层；其中，所述第一沟槽栅、所述第二沟槽栅和所述第三沟槽栅与所述发射极金属层之间通过第一层间介质层隔离，所述第四沟槽栅与所述发射极金属层电连接。这种元胞结构可以实现更好的导通压降、饱和电流、短路时间三大参数的折中平衡，还可以提升器件的抗dv/dt能力。
附图说明
[0028]附图是用来提供对本申请的进一步理解，并且构成说明书的一部分，与下面的具
体实施方式一起用于解释本申请，但并不构成对本申请的限制。在附图中：
[0029]图1是现有的平面栅截止型IGBT的元胞结构的剖面结构示意图；
[0030]图2是现有的沟槽栅截止型IGBT的元胞结构的剖面结构示意图；
[0031]图3是本申请一示例性实施例示出的一种半导体器件的元胞结构的剖面结构示意图；
[0032]图4是本申请一示例性实施例示出的一种半导体器件的元胞结构的正面俯视示意图；
[0033]图5是本申请一示例性实施例示出的一种半导体器件的剖面结构示意图；
[0034]图6是本申请一示例性实施例示出的一种半导体器件的元胞结构的制备方法流程示意图；
[0035]图7是本申请一示例性实施例示出的一种半导体器件的元胞结构的制备方法的相关步骤形成的第一中间结构的剖面结构示意图；
[0036]图8是本申请一示例性实施例示出的一种半导体器件的元胞结构的制备方法的相关步骤形成的第二中间结构的剖面结构示意图；
[0037]图9是本申请一示例性实施例示出的一种半导体器本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的元胞结构，其特征在于，包括：第一导电类型衬底；依次并排设置于所述衬底上表面内的至少一个第一沟槽栅、至少一个第二沟槽栅、至少一个第三沟槽栅和至少一个第四沟槽栅；位于所述衬底上表面内并设置于任意相邻两个沟槽栅之间的第二导电类型阱区；位于所述阱区上表面内并设置于所述第一沟槽栅两侧、所述第三沟槽栅两侧和所述第四沟槽栅两侧的第一导电类型源区；其中，所述第一沟槽栅、所述第三沟槽栅和所述第四沟槽栅分别与其两侧的所述源区相接触；位于所述衬底上方并同时与所述源区电连接的发射极金属层；其中，所述第一沟槽栅、所述第二沟槽栅和所述第三沟槽栅与所述发射极金属层之间通过第一层间介质层隔离，所述第四沟槽栅与所述发射极金属层电连接。2.根据权利要求1所述的半导体器件的元胞结构，其特征在于，所述第一沟槽栅、所述第二沟槽栅和所述第三沟槽栅连接外部栅极驱动电路。3.根据权利要求1所述的半导体器件的元胞结构，其特征在于，所述第一沟槽栅、所述第二沟槽栅、所述第三沟槽栅和所述第四沟槽栅的深度均大于所述阱区的深度。4.根据权利要求1所述的半导体器件的元胞结构，其特征在于，还包括：位于所述第四沟槽栅上方的第二层间介质层；其中，所述第二层间介质层包括贯穿所述第二层间介质层的接触孔，所述发射极金属层通过填充于所述接触孔内的导电材料与所述第四沟槽栅实现电连接。5....

【专利技术属性】
技术研发人员：林苡任，史波，肖婷，
申请(专利权)人：珠海格力电器股份有限公司，
类型：新型
国别省市：