III-V构造集成在IV族基材上制造技术

一种用于在IV族基材(1)上形成III

【技术实现步骤摘要】
III
‑
V构造集成在IV族基材上


[0001]本专利技术涉及III
‑
V半导体领域。更具体地，本专利技术涉及将III
‑
V构造一体式集成在IV族基材上的方法。

技术介绍

[0002]III
‑
V材料(例如，GaAs、InGaAs或InP)通常呈现出比Si更高的电子迁移率和饱和速率。与Si相比，该材料还可以在高频下提供更高的功率。因此，该材料被广泛用于射频应用中。当以非常高的频率(GHz或更高)为目标时，无法有效使用Si器件。如今，使用III
‑
V材料的器件构建在小尺寸III
‑
V晶片上。但是，与Si晶片相比，该晶片非常昂贵。因此，存在寻找在硅基材上一体式集成III
‑
V器件的方法的兴趣。
[0003]然而，由于III
‑
V材料与硅基材之间的晶格失配，所以这是困难的，因为这会导致所生长的III
‑
V材料出现缺陷。
[0004]使用选择性区域生长，可以通过多种方法使III
‑
V材料沉积在硅基材上。这些方法通过将III
‑
V材料与Si之间的大晶格失配所产生的缺陷限制在III
‑
V材料的下部部分，来确保无穿透位错(threading dislocation)的材料位于构建III
‑
V器件的结构顶部。
[0005]这些方法之一是利用纳米脊。
[0006]纳米脊是半导体结构，其底部具有第一宽度，顶部具有第二宽度，第二宽度大于第一宽度。第一部分在介电沟槽中生长，当继续生长到介电沟槽外时形成第二部分。第二部分基底的宽度随着其远离第一部分和第二部分之间的界面而扩大，从而形成了漏斗形的基底。该基底的顶部上是第二部分的上部，该上部可以具有恒定的宽度和平坦顶部表面，该宽度等于第二部分基底上表面的宽度。Kuner等人已经描述了该结构(应用物理学快报(Applied Physics Letters)，109,091101(2016))。
[0007]由于底部部分生长于狭窄沟槽中，因此其得益于长宽比俘获(aspect ratio trapping)，并且其顶部表面缺陷少或没有缺陷。因此，顶部部分也是缺陷少或没有缺陷的。
[0008]除了缺陷以外，构成III
‑
V结构的层的背景掺杂水平也很重要。例如，在晶体管通道下面的层中的背景掺杂水平会导致不期望的泄漏路径。
[0009]因此，在本领域中仍然需要其中背景掺杂水平非常低的改进的方法和器件。

技术实现思路

[0010]本专利技术的一个目的是提供用于将III
‑
V结构集成在Si基材上的良好设备或方法。
[0011]上述目的是通过本专利技术所述的方法和器件实现的。
[0012]在第一方面中，本专利技术涉及在IV族基材上形成III
‑
V族半导体构造的方法，所述方法包括：
[0013]a.在外延生长腔室中提供组件，所述组件包括单晶IV族基材和其上的第一介电层，所述第一介电层包括底部暴露于IV族基材的沟槽，
[0014]b.在沟槽中开始生长第一III
‑
V结构，由此在沟槽内形成第一III
‑
V结构的底部部
分，
[0015]c.在位于底部部分的顶部的沟槽外继续生长，由此形成第一III
‑
V结构的顶部部分，
[0016]d.在第一III
‑
V结构的顶部部分上外延生长第二III
‑
V牺牲结构，相对于第一III
‑
V结构所述第二III
‑
V牺牲结构在液体蚀刻介质中是能被选择性蚀刻的，
[0017]e.在第二III
‑
V牺牲结构上外延生长第三III
‑
V结构，所述第三III
‑
V结构包括：
[0018]i.在第二III
‑
V牺牲结构(6)上的底部III
‑
V层，其中，相对于底部层，所述第二III
‑
V牺牲结构在液体蚀刻介质中对是能被选择性蚀刻的，
[0019]ii.顶部III
‑
V层，
[0020]f.使第三III
‑
V结构的第一部分与第三III
‑
V结构的第二部分物理断开，以及
[0021]g.使第二III
‑
V牺牲结构与液体蚀刻介质接触，由此相对于第一III
‑
V结构和底部层对第二III
‑
V牺牲结构进行选择性蚀刻，从而形成腔室。
[0022]第二方面中，本专利技术涉及一种III
‑
V半导体构造，其包括：
[0023]a.包括单晶IV族基材和其上的第一介电层的组件，所述第一介电层包括底部暴露于IV族基材的沟槽，
[0024]b.第一III
‑
V结构，其包括在沟槽内的底部部分和在底部部分顶部上、沟槽之外的顶部部分，
[0025]c.在第一III
‑
V结构的顶部部分上的腔室或介电结构，
[0026]d.在腔室或介电结构上的第三III
‑
V结构，所述第三III
‑
V结构包括在腔室或介电结构上的底部III
‑
V层和顶部III
‑
V层，所述顶部III
‑
V层包括与第二部分物理断开的第一部分。
[0027]第一方面的实施方式的优点在于，其允许将III
‑
V器件集成在IV族基材上。
[0028]第一方面的实施方式的优点在于，其允许在IV族基材上形成用于RF应用的器件。
[0029]第一方面的实施方式的优点在于，其允许在IV族基材上形成用于RF应用的器件。
[0030]第一方面的实施方式的优点在于，其允许在IV族基材上形成呈现高电子迁移率和饱和速率的器件。
[0031]第一方面的实施方式的优点在于，其允许在IV族基材上形成在高频下可以提供高功率的器件。
[0032]第一方面的实施方式的优点在于，其允许以低成本形成III
‑
V器件。
[0033]第一方面的实施方式的优点在于，其允许在IV族基材上形成具有低缺陷率的III
‑
V器件。
[0034]第一方面的实施方式的优点在于，其允许在IV族基材上形成III
‑
V晶体管器件，其中，在晶体管通道下面的层中的背景掺杂水平非常低。
[0035]第一方面的实施方式的优点在于，其允许形成与基材具有低寄生电容耦合的III
‑
V构造和器件。
[0036]因此，在本领域中仍然需要其中背景掺杂水平非常低的改进的方法和器件。...

【技术保护点】

【技术特征摘要】
1.一种用于在单晶IV族基材(1)上形成III
‑
V半导体构造的方法，所述方法包括：a.在外延生长腔室中提供组件，所述组件包括单晶IV族基材(1)和其上的第一介电层(2)，所述第一介电层(2)包括底部暴露于IV族基材(1)的沟槽，b.在沟槽中开始生长第一III
‑
V结构，由此在沟槽内形成第一III
‑
V结构的底部部分(4)，c.在位于底部部分(4)顶部的沟槽外继续生长，由此形成第一III
‑
V结构的顶部部分(5)，d.在第一III
‑
V结构的顶部部分(5)上外延生长第二III
‑
V牺牲结构(6)，相对于第一III
‑
V结构(4,5)，所述第二III
‑
V牺牲结构(6)在液体蚀刻介质是能被选择性蚀刻的，e.在所述第二III
‑
V牺牲结构(6)上外延生长第三III
‑
V结构(7,7',7”,8)，所述第三III
‑
V结构(7,7',7”,8)包括：i.在所述第二III
‑
V牺牲结构(6)上的底部III
‑
V层(7)，其中，相对于底部III
‑
V层(7)，所述第二III
‑
V牺牲结构(6)在液体蚀刻介质中是能被选择性蚀刻的，ii.顶部III
‑
V层，f.使第三III
‑
V结构(7,7
’
,7”,8)的顶部层的第一部分(8')与其第二部分(8')物理断开，以及g.使第二III
‑
V牺牲结构(6)与液体蚀刻介质接触，由此相对于第一III
‑
V结构(4,5)和底部层(7)对第二III
‑
V牺牲结构(6)进行选择性蚀刻，从而形成腔室(23)。2.如权利要求1所述的方法，其中，所述单晶IV族基材(1)是单晶硅基材(1)。3.如权利要求1或权利要求2所述的方法，其中，沟槽底部处暴露的IV族基材(1)是V形的。4.如前述权利要求中任一项所述的方法，其中，所述第一III
‑
V结构(4,5)包含In
x
Ga1‑
x
As
z
E1‑
z
，其中0≤x≤1，0≤z≤1，并且E选自P、Sb和N。5.如前述权利要求中任一项所述的方法，其中，所述第二III
‑
V牺牲结构(6)包含InP。6.如前述权利要求中任一项所述的方法，其中，所述底部III
‑
V层(7)包含：In
y
Al1‑
y
As，其中，y为0.51至0.53；或者In
w
Ga1‑
w
As，其中，w为0.52至0.54。7.如前述权利要求中任一项所述的方法，其中，所述顶部III
‑
V层(8)包含InP。8.如权利...

【专利技术属性】
技术研发人员：L，
申请(专利权)人：IMEC非营利协会，
类型：发明
国别省市：