用于测试集成电路的方法及系统技术方案

本发明专利技术涉及一种用于测试集成电路的方法及系统，该集成电路包括逻辑门、逻辑触发器及可重写存储器，该集成电路包括内部频率，该集成电路可配置成处于称为扫描链模式的操作模式中。依据本发明专利技术：将该集成电路置于该扫描链模式中；用隔离机构使该可重写存储器与该逻辑门及该逻辑触发器隔离；借由外部频率对该隔离机构进行定时(Clk)；改变该外部频率的周期性；读取(300)该可重写存储器的内容，并将其与数值进行比较；根据该比较判定(300)该可重写存储器的访问时间。储器的访问时间。储器的访问时间。

【技术实现步骤摘要】
用于测试集成电路的方法及系统


[0001]本专利技术涉及一种用于测试配置在硅晶圆上的集成电路的方法及系统。

技术介绍

[0002]在硅晶圆上制造集成电路。硅晶圆包括大量的集成电路，通常是数千个。
[0003]测试集成电路包括借由确保晶体管正确连接在一起以形成所寻求的功能来检查其功能性。制造集成电路的过程可能会在一个或多个晶体管上或在连接处引起各种故障。必须侦测这些故障，因为它们可能会损害集成电路的性能。
[0004]一些集成电路由逻辑门、逻辑触发器及至少一个可重写存储器(例如，闪存)组成。
[0005]一些集成电路具有可选择地参数化的内部频率，内部频率由逻辑门使用，并且用于对所有逻辑触发器及可重写存储器的运作进行定时。
[0006]可重写存储器的访问时间是必须被测试及证明合格的重要元素。通常，增加可重写存储器的频率频率，直到在可重写存储器的输出处获得与期望内容不对应的数据为止。
[0007]当在整个集成电路中使用相同的内部频率时，无法增加频率频率以表征可重写存储器的访问时间，因为这样的内部频率的频率的增加也可能导致逻辑门或触发器的故障失效，这会使可重写存储器的访问时间的合格性的结果是错误的。
[0008]本专利技术旨在可判定由内部频率来进行定时的包含在集成电路中的可重写存储器的访问时间，所述集成电路也由逻辑触发器及逻辑门组成。

技术实现思路

[0009]为此，依据第一形态，本专利技术提出一种用于测试集成电路的系统，该集成电路包括逻辑门、逻辑触发器及可重写存储器，该集成电路包括内部频率，该内部频率由该逻辑门使用来对所有该逻辑门及该可重写存储器的运作进行定时，该集成电路可配置成处于称为扫描链(scan chain)模式的操作模式中，其中该触发器的所有部件一个接一个地连成一串，以便测试该逻辑门及该触发器的操作，其特征在于该系统包括：
[0010]用于将该集成电路置于该扫描链模式中的机构；
[0011]用于使该可重写存储器与该逻辑门及该逻辑触发器隔离的机构；
[0012]用于借由外部频率对用于使该可重写存储器与该逻辑门及该逻辑触发器隔离的机构进行定时的机构；
[0013]用于改变该外部频率的周期性的机构；
[0014]用于读取该可重写存储器的内容并且用于将该数值与预定数值进行比较的机构；
[0015]用于依据该比较的结果来判定该可重写存储器的访问时间的机构。
[0016]本专利技术也有关于一种用于测试集成电路的方法，该集成电路包括逻辑门、逻辑触发器及可重写存储器，该集成电路包括内部频率，该内部频率由该逻辑门使用且用于对所有该逻辑触发器及该可重写存储器的操作进行定时，该集成电路可配置成处于称为扫描链模式的操作模式中，其中该触发器的所有部件一个接一个地连成一串，以便测试该逻辑门
及该触发器的操作，其特征在于该方法包括下列步骤：
[0017]将该集成电路置于该扫描链模式中；
[0018]使该可重写存储器与该逻辑门及该逻辑触发器隔离；
[0019]借由外部频率对用于使该可重写存储器与该逻辑门及该逻辑触发器隔离的装置进行定时；
[0020]改变该外部频率的周期性；
[0021]读取该可重写存储器的内容并将该数值与预定数值进行比较；
[0022]依据该比较的结果来判定该可重写存储器的访问时间。
[0023]因此，可以借由利用该扫描链模式来判定该可重写存储器的访问时间，同时从而避免必须添加专用系统。
[0024]依据本专利技术的特定实施例，该隔离机构由设置在用于控制该可重写存储器的寻址的至少一个缓存器及用于控制该可重写存储器的读取的缓存器的输入及输出处的多任务器组成。因此，取决于该常用扫描链模式或读取该访问时间测量模式的周期是在操作中，该可重写存储器的输入分别与该电路的其余部分隔离或连接至该控制缓存器。依据本专利技术的特定实施例，控制该可重写存储器的寻址的该缓存器的输出连接至设置在该可重写存储器的输入处的该多任务器的输入。
[0025]因此，在该读取周期期间，保持先前加载该寻址控制缓存器中的数值。在此模式中，它是可判定的与该读取控制缓存器的启动有关的访问时间。
[0026]依据本专利技术的特定实施例，控制该可重写存储器的寻址的该缓存器的输出连接至逆变器，该逆变器的输出连接至设置在该可重写存储器的输入处的该多任务器的输入。
[0027]因此，在该读取周期期间，使先前加载该寻址控制缓存器中的数值成倒数。在此模式中，它是可判定的与该寻址控制缓存器的启动有关的访问时间及与该读取控制缓存器有关的访问时间。
[0028]依据本专利技术的特定实施例，设置在该控制缓存器的输入处的该多任务器由第一逻辑信号来进行控制，并且设置在该控制缓存器的输出处的该多任务器由与该第一逻辑信号不同的第二逻辑信号来进行控制。
[0029]因此，设置在该控制缓存器的输出处的该多任务器是被使用于在简单扫描链模式中，使该可重写存储器与该电路的其余部分隔离，并且被使用于在访问时间测量模式中的读取周期期间，使该可重写缓存器连接至该控制缓存器。设置在该控制缓存器的输入处的该多任务器仅在访问时间测量模式中使用，以在该读取周期期间控制该缓存器的内容。
[0030]依据本专利技术的特定实施例，该可重写存储器的输出连接至另一个多任务器，而该另一个多任务器连接至输出缓存器。
[0031]因此，可捕获在该可重写存储器中读取的数值，以便接下来将其传送至测试器，测试器能够将其与期望数值进行比较。
[0032]本专利技术也有关于储存在信息载体上的计算机程序，该程序包括在该程序被加载计算机系统并由该计算机系统执行时用于使用该前述方法的指令。
附图说明
[0033]通过阅读以下示范实施例的说明，上述本专利技术的特征以及其它特征将变得更加清
楚，其中该说明是相对于附图进行的，其中：
[0034]图1显示了用于测试硅晶圆上的集成电路的系统；
[0035]图2显示了依据本专利技术的测试装置的架构；
[0036]图3显示了依据本专利技术的集成电路的架构；
[0037]图4显示了依据本专利技术的用于隔离及测试可重写存储器的模块的架构的第一示例；
[0038]图5显示了依据本专利技术的第一示范实施例中由用于隔离及测试可重写存储器的模块所使用的信号的时序图；
[0039]图6显示了依据本专利技术的用于隔离及测试可重写存储器的模块的架构的第二示例；
[0040]图7显示了依据本专利技术的第二示范实施例中由用于隔离及测试可重写存储器的模块所使用的信号的时序图；
[0041]图8显示了依据本专利技术的用于隔离及测试可重写存储器的模块的架构的第三示例；
[0042]图9显示了依据本专利技术的第三示范实施例中由用于隔离及测试可重写存储器的模块所使用的信号的时序图；
[0043]图10显示了依据本专利技术的算法的示例。
具体实施方式
[0044]图1显示用于测试硅晶圆上的集成本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于测试集成电路的系统，该集成电路包括逻辑门、逻辑触发器及可重写存储器，该集成电路包括内部频率，该内部频率由该逻辑门使用且用于对所有该逻辑门及该可重写存储器的运作进行定时，该集成电路可配置成处于称为扫描链模式的操作模式中，其中该触发器的所有部件一个接一个地连成一串，以便测试该逻辑门及该触发器的操作，其特征在于该系统包括：用于将该集成电路置于该扫描链模式中的机构(300)；用于使该可重写存储器与该逻辑门及该逻辑触发器隔离的机构(310)；用于借由测试器的外部频率对用于使该可重写存储器与该逻辑门及该逻辑触发器隔离的机构进行定时的机构(Clk)；用于改变该外部频率的周期性的机构；用于读取该可重写存储器的内容并用于将该数值与预定数值进行比较的机构(300)；用于依据该比较的结果来判定该可重写存储器的访问时间的机构(300)。2.根据权利要求1所述的系统，其中，该隔离装置是由多任务器组成，该多任务器设置在控制该可重写存储器的寻址的至少一个缓存器及控制该可重写存储器的读取的缓存器的输入及输出处。3.根据权利要求2所述的系统，其中，控制该可重写存储器的寻址的该缓存器的输出连接至设置在该可重写存储器的输入处的该多任务器的输入。4.根据权利要求2所述的系统，其中，控...

【专利技术属性】
技术研发人员：撒母耳，
申请(专利权)人：艾迪米亚星晶片公司，
类型：发明
国别省市：