降低存储器的老化效应制造技术

说明了降低存储器老化效应的方法和装置，在一种实施例中，在第一时间段期间将数据的修改版本存储在存储单元的部分中。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及电子领域，更具体地，本专利技术的实施例涉及降低存储器的老化效应(agingeffect)。
技术介绍
由于改进了集成电路制造技术，半导体制造商能够将附加功能集 成到单个硅村底上。然而，由于增加了这些功能的数量，单个芯片上的部件数量也在增加。附加的部件可能增加信号交换，因而产生更多 的热量。附加热量可能损坏芯片的各个部件。例如，在P-沟道金属氧 化物半导体(P-MOS)晶体管随着时间推移而负偏置时，使用这些晶 体管的存储器装置可能例如由于负偏置温度不稳定(negative bias temperature instability: NBTI)而受附加热量的影响。随着时间推移， 氧化物的退化也可能损害晶体管。由于存储器装置退化，它们的读或写稳定性可能例如由于其栅极 阈值电压的漂移而受损害。设计可包含余量(margin)来降低这种退 化的影响，但是这些额外的设计余量可能为提供存储器装置而降低性 能和/或增加必需区域。附图说明参考附图提供详细说明。在这些图中，参考标号的最左边数字是 标识该参考标号首次出现的图。在不同图中使用相同的参考标号表示 类似或相同项目。图1、 7和8图示了可用于实现这里所述的各种实施例的计算系 统的实施例框图。图2图示了根据本专利技术实施例的处理器核的组成部分的框图。 图3图示了根据本专利技术实施例的高速緩存器(cache)的组成部分 的框图。图4和5图示了才艮据各种实施例的存储器系统的框图。 图6图示了根据本专利技术实施例对存入和/或读自存储单元的数据 中的一个或多个位进行修改的方法的实施例流程图。具体实施例方式在以下的说明中，为了提供对各种实施例的完全理解，给出了许 多具体细节。然而，没有这些具体细节也可实施某些实施例。在其他 例子中，没有把众所周知的方法、过程、部件和电路详细说明，以免 混淆具体实施例。这里讨论的一些实施例可提供用于降低存储器老化效应(例如， 由于NBTI和/或氧化物退化而引起)的有效机制。在实施例中，可通 过对在存储器装置、例如参考图l-8所讨论的存储器装置中使用的交 叉耦合晶体管(其可构成实施例中的反转器)的栅极上的电压偏置进 行周期性变换来降低这种效应。更具体来说，图l图示了根据本专利技术 实施例的计算系统100的框图。系统100可包括一个或多个处理器 102-1到102-N(这里一般地称为处理器们102或处理器102)。 处理器们102可通过互连或总线104通信。每个处理器可包括各种部 件，为清楚起见参照处理器102-1只对其中一些部件进行讨论。相应 地，其余处理器102-2到102-N中的每个可包括参照处理器102-1所 讨论的相同或类似部件。在实施例中，处理器102-1可包括一个或多个处理器核106-1至 106-M(这里称为核们106，或更一般地称为核106)、高速 緩存器108(在各种实施例中可为共享高速緩存器或专享高速緩存器) 和/或路由器110。这些处理器核106可在单个集成电路(IC)芯片上 实现。而且，该芯片可包括一个或多个共享和/或专享高速緩存器(例6如高速緩存器108)、总线或互连(例如总线或互连112)、存储器 控制器(例如那些参照图3和7所讨论的)或其他部件。在一种实施例中，路由器110可用于系统100和/或处理器102-1 的各个部件之间的通信。而且，处理器102-1可包括一个以上的路由 器110。而且，该多个路由器(110)可进行通信，以便实现处理器 102-1内部或外部的各个部件之间的数据路由。高速緩存器108可存储由处理器102-1的一个或多个部件、例如 核106所使用的数据(例如包括指令)。例如，高速緩存器108可在 本地对存储在存储器114中的数据进行高速緩存，以供处理器102的 部件更快访问。如图1所示，存储器114可通过互连104与处理器102 通信。在实施例中，高速緩存器108(可为共享的)可具有各种级别， 例如高速緩存器108可为中级高速緩存器和/或末级高速緩存器 (last-level cache: LLC )。同样，核106中的每个核可包括1级(LI) 高速緩存器(116-1)(这里一般称为L1高速緩存器116)。处理 器102-1的各个部件可通过总线(例如总线112)直接与高速緩存器 108和/或存储器控制器或集线器进行通信。图2图示了根据本专利技术的实施例的处理器核106的组成部分的框 图。在一种实施例中，图2所示的箭头图示在核106中的指令的流向。 一个或多个处理器核(例如处理器核106)可在如参照图1所讨论的 单个集成电路芯片(管芯)上实现。而且，该芯片可包括一个或多个 共享和/或专享高速緩存器(例如图1的高速緩存器108)、互连(例 如图1的互连104和/或112)、存储器控制器或其他部件。如图2所示，处理器核106可包括用于取供核106寺丸行的指令的 取单元202。可从诸如参照图7和8所讨论的存储器装置和/或存储器 114的任何存储装置中取指令。核106还可包括对取出的指令解码的 解码单元204。例如，解码单元204可把取出的指令解码成多个uops (微操作)。另外，核106可包括调度单元206。调度单元206可执 行与对存储已解码的指令(例如从解码单元204所接收的)相关联的各种操作直到准备好分派这些指令，例如直到已解码指令的所有源值(source value)可用。在一种实施例中，调度单元206可调度和/或发 出(或分派)已解码指令给执行单元208用于执行。在把指令解码(例 如被解码单元204)并分派(例如被调度单元206)之后，执行单元 208可执行已分派的指令。在实施例中，执行单元208可包括一个以 上的执行单元，例如存储器执行单元、整数执行单元、浮点执行单元 或其他执行单元。执行单元208还可执行各种算术运算，例如加、减、 乘和/或除，并且可包括一个或多个算术逻辑单元(arithmetic logic unit: ALU)。在实施例中，协同处理器(未示出)可联合执行单元208执 行各种算术运算。此外，执行单元208可不按顺序地执行指令。因此，在一种实施 例中，处理器核106可为不按顺序的处理器核。核106还可包括退役 单元(retirement unit )210。退役单元210可在指令被执行(committed) 之后使这些已执行的指令退役。在实施例中，已执行的指令的退役可 导致处理器状态脱离这些指令的执行，释放(de-allocate)这些指令所 用的物理寄存器，等等。核106可还包括跟踪高速緩存器或微码只读存储器(uROM )212, 以便存储微码和/或已取指令(例如被取单元202)的踪迹。存储在 uROM212内的微码可用于配置核106的各个硬件部件。在实施例中， 存储在uROM 212内的微码可从与处理器核106通信的其他部件、例 如参照图7和8所讨论的计算机可读媒介或其他存储装置中加载。核 106还可包括总线单元220，以便允许处理器核106的部件与其他部 件(例如参照图1所讨论的部件)之间通过一个或多个总线(例如总 线104和/或112)通信。核106可包括一个或多个寄存器222A至222V (这里一般称为寄存器222或寄存器们222)以存储这里所 讨论的各种类本文档来自技高网...

【技术保护点】
一种设备，包括：　第一逻辑，在第一时间段期间引起数据的一个或多个位的修改版本在存储单元中的存储。

【技术特征摘要】
【国外来华专利技术】US 2006-5-17 11/435,7011. 一种设备，包括第一逻辑，在第一时间段期间引起数据的一个或多个位的修改版本在存储单元中的存储。2. 如权利要求l所述的设备，其中，数据的所述一个或多个位的 所述修改版本为数据的所述一个或多个位的反转版本。3. 如权利要求1所述的设备，还包括第二逻辑，在所述第一时间段期间引起所述存储数据的修改版本 从所述存储单元的输出。4. 如权利要求3所述的设备，其中，所述存储数据的所述修改版 本为所述存储数据的反转版本。5. 如权利要求1所述的设备，还包括第二逻辑，修改标志的值以指示所述第一时间段的出现或者第二 时间段的出现。6. 如权利要求5所述的设备，其中，所述第二逻辑周期性地修改 所述标志的值。7. 如权利要求5所述的设备，其中，所述标志值的所述修改至少 部分地降低所述存储单元的一个或多个部分的老化效应。8. 如权利要求1所述的设备，还包括第二逻辑，在数据的所述一个或多个位在所述存储单元中的存储 之前把数据的所述一个或多个位反转。9. 如权利要求l所述的设备，其中，所述存储单元包括至少两个 晶体管以存储所述数据的位。10. 如权利要求1所述的设备，还包括一个或多个处理器核以访 问所述存储单元。11. 如权利要求10所述的设备，其中，所述一个或多个处理器核 中的至少 一个和所述第 一逻辑在同 一管芯上。12. 如权利要求1所述的设备，其中，所述存储单元包括高速緩 存器、寄存器或者动态随机存取存储器装置中一个或多个的部分。13. 如权利要求12所述的设备，还包括多个标志，其中，所述多 个标志中的每一个对应于所述高速緩存器的部分、所述寄存器的部分 或者所述动态随机存取存储器装置的部分中的一个或多个。14. 如权利要求13所述的设备，其中，所述高速緩存器的所述部 分包括高速緩存行或高速緩存块中的 一个或多个。15. —种方法...

【专利技术属性】
技术研发人员：N金，SL卢，C威尔克森，E格罗乔夫斯基，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]