半导体集成电路器件制造技术

一种半导体集成电路器件，其特征在于包含一由设置在多行及多列上的多个存储单元构成的主存储部分；及由设置在多行及多列上的多个存储单元构成的从存储部分；用于通过数据传输总线将所述主存储部分与所述从存储部分相连的双向数据传输电路；所述从存储部分由多个存储单元组构成，并提供多个寄存器，从而对多个所述存储单元组单独设置不同的数据输入／输出模式。因此，本发明专利技术的半导体集成电路具有适于通过多个数据处理器进行存取的主存储器。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种半导体集成电路器件，特别是涉及一种具有形成于半导体基片上的主存储器部分和从存储器部分，以及位于主存储器部分和从存储器部分之间的数据传输电路的半导体集成电路。一般来说，在计算机系统中，一般用速度相对较低、存储容量大、价格便宜的半导体器件，如通常的动态随机存取存储器(DRAM)，作为主存储器。近年来，随着计算机系统(特别是其微处理器MPU)操作速度的提高，构成主存储器的DRAM的操作速度也有所提高。但是，DRAM的速度仍然不能满足需求，为了解决这个问题，通常在MPU和主存储器之间增加一个从存储器。这种从存储器通常称为高速缓存存储器(cache)它由高速的SRAM(静态随机存取存储器)和ECLRAM(射级耦合逻辑随机存取存储器)构成。该高速缓存存储器通常位于MPU的外面或在MPU内。在最近的工作站或个人计算机中采用了由形成于同一基片上，构成主存储器的DRAM和作为高速缓存存储器的SRAM组成的半导体存储器件。在日本专利特开昭57-20983、特开昭60-7690、特开昭62-38590和特开平1-146187中公开了这种半导体存储器的几个例子。由于这种存储器中包括起高速缓存存储器作用的DRAM和SRAM，所以有时称这种存储器为Cache DRAM或CDRAM。该高速缓存存储器可以在DRAM和SRAM之间双向传输数据。这些现有技术中存在一些问题，如在没有选中高速缓存存储器时，数据传输操作会被延迟，现在已有人提出了解决这种问题的技术，例如在日本专利特开平4-252486、特开平4-318389和特开平5-2872中公开的技术。在上述日本专利中公开的技术中，使DRAM部分和SRAM部分之间的双向数据传输电路具有一种锁存器或寄存器的功能，这样可以同时进行从SRAM到DRAM和从DRAM到SRAM的数据传输，这样可以提高在未选中高速缓存存储器时的数据传输速度。在下文中，将以日本专利特开平4-318389为例具体说明。图92简要地绘示出CDRAM的半导体存储器阵列部分的结构。在图92中，半导体存储器中包括包含动态存储单元的DRAM阵列9201、包含静态存储单元的SRAM阵列9202和用于在DRAM阵列9201与SRAM阵列9202之间传输数据的双向传输门电路9203。在DRAM阵列9201和SRAM阵列9202中都设置行解码器和列解码器。给DRAM阵列9201的行解码器和列解码器设的地址与给SRAM阵列9202的行解码器和列解码器设的地址相互独立，并通过不同的地址接线端进行设置。图93和94中绘示出双向传输门电路的具体结构。根据此结构，从SBL到GIO和从GIO到SBL之间的数据传输分别通过不同的数据传输通道，所以可能通过锁存器9302和放大器9306作用同时进行双向数据传输。但是，上述的CDRAM中存在如下问题。第一，因为不同地地址管脚和控制管脚分别提供给DRAM阵列和SRAM阵列，则与单个DRAM的相比，外部管脚的数目非常大。因此，安装该半导体存储器件的基片等与通常的DRAM的基片等不兼容。第二，在该双向传输门电路中，由于具有足够大的面积来实现上述传输的电路的数目有限，因此传输总线的数目也受限制。结果，可在DRAM阵列与SRAM阵列之间并行传输数据的位数只限于16位。另外，传输总线位于列选择线所在区域之外的其他区域上，则传输总线的数目受该区域宽度的限制。一般来说，并行传输的位数越小，高速缓存存储器的比特率也越小。在日本专利特开平5-210974中公开的技术中，CDRAM的地址输入信号管脚由DRAM阵列和SRAM阵列所共用。图95和96中绘示出这种技术的结构。在本例中还是存在着上述的第二个问题，即在CDRAM中，DRAM阵列与SRAM阵列之间并行数据传输的位数限于16位。在图97和98所绘示的结构中，增大SRAM的存储容量以增加高速缓存存储器的选中率。然而在这种结构中，由于存在用于选择SRAM单元的管脚，所以其基片的兼容性差，但是解决了上述第二个问题，即在CDRAM中，DRAM阵列与SRAM阵列之间并行数据传输的位数限于16位。 在这一
中，另外一个例子是EDRAM(增强DRAM)，即带有高速缓存存储器SRAM的DRAM(如在《EDN》1995年1月5日，第46-56页中公开的EDRAM)。在图99中所示的EDRAM在结构上与通常的具有相同存储容量的DRAM不同，而且尽管其中的DRAM与SRAM共用地址输入端，它也不具备基片兼容性。向SRAM并行传输数据的位数与同时启动的读出放大器的个数相同，在本例中并行传输512(×4)个位。虽然，在该EDRAM的结构中，并行传输的位数较大，但其存储数据的SRAM只具有同时传输一组(一行)位的存储容量。虽然，一般来说同时传输的位数越大，高速缓存存储器的选中率越高，但是由于该EDRAM只有一组(一列)高速缓存存储器，所以降低了高速缓存存储器的选中率，因此，不能充分地提高整个系统的速度。为了在EDRAM中增加高速缓存存储器的组数目(行数目)，必须另外对DRAM单元阵列的预定数目的每个模块配置一个SRAM寄存器和片选器等，结果极大地增加了电路所占的面积。另外，一个最近出现的问题是，当如附图说明图100所示多个处理器件向高速缓存存储器发出访问请求时，高速缓存存储器的选中率下降。当把CDRAM或EDRAM用作为如图100所示的主存储器，且从多个处理器件(存储管理器)向高速缓存存储器发出访问请求时，由于来自不同组(行)的地址请求数可能增加，则高速缓存存储器的选中率下降，整个系统的速度受限制。随着带有多个处理器件(存储管理器)的系统的普及，该系统的存储部分不能向传统的存储部分那样只对一种访问请求作出反应，而是要对多个不同类型的访问请求作出反应。也就是说，该系统的存储器要采用与传统存储器不同的结构。本专利技术目的之一在于提供一种半导体集成电路器件，以实现即使在多个存储管理器发出访问请求时，也能使整个系统以高速运作，而又不降低高速缓存存储器的选中率。该半导体集成电路中包括一个主存储部分和一个从存储部分这两部分能根据多个访问请求而被分配。本专利技术的目的之二在于提供一种包括主存储部分和从存储部分的半导体集成电路器件，该从存储部分的外部端子与主存储部分的结构相似。本专利技术的目的之三在于提供一种包括主存储部分和从存储部分的半导体集成电路器件，使在主存储部分与从存储部分之间并行传输的位数和组数目都取最佳值。本专利技术的目的之四在于提供一种包括主存储部分和从存储部分的半导体集成电路器件，使从存储部分的读写操作与主、从存储部分之间的数据传输操作可以同时进行。为了实现上述目的，本专利技术的半导体集成电路中包括多个存储单元组，每一组可以由地址信号或内部控制信号选择；以及对各所述存储单元组分别独立设置输入/输出模式的多个寄存器。根据本专利技术第二种情况的半导体存储器件中包括由多个按行列分布的存储单元组成的主存储部分；由多个按行列分布的存储单元组成的从存储部分；通过数据传输总线分别连接所述主从存储部分的双向数据传输电路，其中所述从存储部分由多个存储单元组组成；以及对各所述存储单元组分别独立设置输入/输出模式的多个寄存器。根据本专利技术第三种情况的半导体存储器件中包括由多个按行列分布的存储单元组成的主存本文档来自技高网...

【技术保护点】
一种半导体存储器件，其特征在于包含多个存储单元组，每一组都被地址信号或内部控制信号选择；及多个寄存器，从而单独设置用于各所述存储单元组的数据输入／输出模式。

【技术特征摘要】
【国外来华专利技术】JP 1997-9-16 290234/971.一种半导体存储器件，其特征在于包含多个存储单元组，每一组都被地址信号或内部控制信号选择；及多个寄存器，从而单独设置用于各所述存储单元组的数据输入/输出模式。2.一种半导体存储器件，其特征在于包含一由设置在多行及多列上的多个存储单元构成的主存储部分；及由设置在多行及多列上的多个存储单元构成的从存储部分；用于通过数据传输总线将所述主存储部分与所述从存储部分相连的双向数据传输电路；所述从存储部分由多个存储单元组构成，并提供多个寄存器，从而对多个所述存储单元组单独设置不同的数据输入/输出模式。3.根据权利要求1所述的半导体存储器件，其特征在于数据输入/输出模式为地址序列、脉冲宽度或延迟或它们的组合。4.根据权利要求1所述的半导体存储器件，其特征在于为所述存储单元组的一部分或全部提供用于设置数据输入/输出模式的所述寄存器。5.根据权利要求1所述的半导体存储器件，其特征在于至少同时在两个所...

【专利技术属性】
技术研发人员：前迫勇人，山本康树，松井义德，榊原贤一，
申请(专利权)人：日本电气株式会社，恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]