【技术实现步骤摘要】
本专利技术涉及一种非易失性半导体存储器，其能够加快读电压的确定，从而使读出储存的信息的操作加快。在半导体存储器中，对于读出和写入储存的信息所需的存取时间的加速是为了改善它们的性能的一个重要的任务。不用说对于非易失性半导体存储器例如闪速存储器或类似装置是同样的。近年来，有一个趋向是非易失性半导体器件的结构被减小以便增加存储容量，它存在漏电干扰的问题。例如，在闪速存储器的情况中，由于高电压应用到构成一个存储单元的尺寸缩小的浮动栅型MOSFET(金属氧化物半导体场效应晶体管)的漏极变得困难，它必需鉴别处在通过使用大约0.5V(伏)的低电压作为要被施加到该存储单元的偏压造成浮动栅被注入电荷的存储单元(以下也可以称为“断开单元”)，其造成电流不从处在电荷已经被从浮动栅释放的状态中的一个存储单元(以下可以称为“接通单元”)流出，允许电流流动。因此，需要可靠地检测用于从存储单元读出储存的信息的小的电压差值，而且用于确定输出状态需要的时间同样地尽可能地缩短以便允许高速率读取。以下将描述一个常规的非易失性半导体存储器的操作的例子和电路结构。图8示出在常规的非易失性半导体存储器...
【技术保护点】
一种非易失性半导体存储器，其特征在于包括： 一个偏压供给电路，其响应在一个存储单元的一地址被选择时产生的第一个定时信号，根据选择的该地址，由位线选择电路通过让一个电流从负载电路流到将被连接到一位线的所述存储单元，用于对所述位线提供一个预定偏压，而且通过按照所述储单元的接通状态或断开状态让电流流动，用于产生在与所述负载电路连接的一个点上的读出电压， 一个预充电电路，其响应在第二定时信号有效时的早期的阶段产生的第二定时信号，用于让一电流流到所述位线；以及 在当第二定时信号有效时的最后阶段，所述预充电电路工作以中断电流。
【技术特征摘要】
JP 1999-4-26 118853/991.一种非易失性半导体存储器，其特征在于包括一个偏压供给电路，其响应在一个存储单元的一地址被选择时产生的第一个定时信号，根据选择的该地址，由位线选择电路通过让一个电流从负载电路流到将被连接到一位线的所述存储单元，用于对所述位线提供一个预定偏压，而且通过按照所述储单元的接通状态或断开状态让电流流动，用于产生在与所述负载电路连接的一个点上的读出电压，一个预充电电路，其响应在第二定时信号有效时的早期的阶段产生的第二定时信号，用于让一电流流到所述位线；以及在当第二定时信号有效时的最后阶段，所述预充电电路工作以中断电流。2.根据权利要求1所述的非易失性半导体存储器，其特征在于所述负载电路由与一恒流源串联连接的开关电路构成，所述开关电路响应于所述第一个定时信号被开启。3.根据权利要求2所述的非易失性半导体存储器，其特征在于所述开关电路由一个P沟道晶体管构成，它的源极连接到电源，所述第一个定时信号被提供给它的栅极，它的漏极连接到所述恒流源电路，其中所述恒流源是由N沟道晶体管构成，它的漏极连接到所述P沟道晶体管的所述漏极，它的栅极连接到所述P沟道晶体管的所述的漏极，它的源极连接到所述偏压提供电路。4.根据权利要求1到3中任何一个所述的非易失性半导体存储器，其特征在于所述偏压提供电路是由具有电流控制电路和反馈电路的反馈型偏置电路构成，该控制电路响应于一个控制信号工作以让来自电源的电流通过所述负载电路流到所述的位线，而该反馈电路按照在偏置线路上存在的偏压工作，以向所述电流控制电路反馈一个当电流自电流源电路流出时其电压降低的信号作为控制信号。5.根据权利要求4所述的非易失性半导体存储器，其特征在于电流控制电路是由N沟道晶体管构成，它源极连接到所述负载电路，所述控制信号被提供到它的栅极，它的漏极连接到所述位线，在其中所述反馈电路是由N沟道晶体管构成，它的源极连接到接地线，所述偏压被施加到它的栅极，它的漏极连接到所述电流源电路，在其中所述控制信号是从在所述N沟道晶体管的所述漏极和所述电流源电路之间的一个点输出的。6.根据权利要求4或5所述的非易失性半导体存储器，其特征在于所述电流源电路由串联连接的第一个电流源部分和第二电流源部分和恒流源构成，第一个电流源部分响应所述第一定时信号开启，响应于第一定时信号第二电流源部分的开关电路将被开启，所述第一电流源部分和第二电流源部分被并联连接在电源和所述反馈电路之间。7.根据权利要求6所述的非易失性半导体存储器，其特征在于所述第一电流源部分由一第一P沟道晶体管构成，它的源极连接到电源，所述第一个定时信号被提供给它的栅极，它的漏极连接到所述反馈电路，其中所述第二电流源部分是由一第二P沟道晶体管和一N沟道晶体管构成，第二P沟道晶体管的源极连接到电源...
【专利技术属性】
技术研发人员：渡边一央，上久保雅规，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]
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