磁-电阻性存储器阵列的自测试系统技术方案

公开了一批测试电路（１０６，１０８，１１０，１１２），其能用来形成一个综合的机内测试系统用于ＭＲＡＭ阵列（１０２）。该测试电路的组合能够检测ＭＡＲＭ阵列的缺陷，包括：开路行（２０９），短路存储器单元（２１１），超越电阻技术规格的存储器单元，和简单的读／写模式误差。机内测试电路包括连接所有行（２０６）以便测试开路行（２０９）和短路存储器单元（２１１）的布线－或电路（２１６，２１８）。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及存储器电路的测试，特别涉及磁-电阻性存储器(MRAM)阵列的机内自测度电路。在生产大而复杂的集成电路中一个重要的考虑是该电路的可测试性。由于制造时缺陷和不准确性能影响集成电路的性能，所以重要的是在将其分配使用之前能测试制造的电路，使得故障IC被废弃或者在某些情况下进行校准。通常这样的测试由外电路执行，但是如果测试电路包括在IC之内则可提高测试的效率。这被称作机内自测试电路。以下参照文件描述在大规模集成电路中用于机内自测试的某些技术。1．M.Abramovici,et al；Digital Systems Testing and Testable Design；Chapter 9: Design for testability；Rockville,MD；Computer SciencePress；19902．E.B.Eichelberger & T.W.Williams；A Logic Design Structure forLSI Testability；Journal of Design Automation and Fault Tolerant本文档来自技高网...

【技术保护点】
一种用于磁－电阻性存储器阵列集成电路的机内自测试系统，包括连接到存储器阵列（１０２）的位线的第一电阻技术规格测试电路（１０８，３００，４００），用于测试在该存储器阵列中的每个存储器单元（３１０，４１０）的电阻，以便确定其电阻是否在预定的上下限内。

【技术特征摘要】
US 2000-2-4 09/4985881．一种用于磁-电阻性存储器阵列集成电路的机内自测试系统，包括连接到存储器阵列(102)的位线的第一电阻技术规格测试电路(108,300,400)，用于测试在该存储器阵列中的每个存储器单元(310,410)的电阻，以便确定其电阻是否在预定的上下限内。2．如权利要求1的机内自测试系统，其中电阻技术规格测试电路包括随着表示预定上下存储器单元电阻技术规格极限的第一和第二预定定时信号(510,520)从每个相应存储器单元产生的一个信号。3．如权利要求2的机内自测试系统，其中电阻技术规格测试电路包括在该集成电路的读出放大器电路(300,400)中，该电阻技术规格测试电路包括一个电荷汇集电路(362,420)，配置来按照通过测试中的存储器单元的读出电流汇集电荷，连接的一个阈值电路(364,422,424)从该汇集元件提供二进制输出，以及连接的一个转换电路(366,480,430)，按照所说第一和第二预定定时信号提供所说二进制输出到读出放大器的扫描寄存器(354,440)。4．如权利要求1-3任一的机内自测试系统，还包括第二测试电路(106,200)，连接到存储器阵列(102,202)中存储器单元的行，和配置来检测在各阵列行中的短路存储器单元(211)和开路行寻址线(209)。5．如权利要求4的机内自测试系统，其中第二测试电路包括同存储器阵列行连接的一个布线-或电路(216,218)以提供输入和连接来提供输出(208)到一个行误差标记寄存器(222)，将记录在该存储器阵列中是否检测到任何短路单元或开路行寻址线。6．如权利要求1-5任一的机内自测试系统，还包括第三测试电路(108,610)，连接到存储器阵列的一个扫描寄存器(602,604)，和配置来写一个预定的数据模式到存储器阵列(612,614,620)中，从该存储器阵列读出数据，和将该读出的数据与写入(612,614,616,618)中的数据相比较。7．如权利要求6的机内自测试系统，其中第三测试电路通过一个布线-或电路(63...

【专利技术属性】
技术研发人员：FA佩尔纳，KJ埃尔德雷奇，L特兰，
申请(专利权)人：惠普公司，
类型：发明
国别省市：US[美国]