半导体器件制造技术

即便存储器阵列的电压低，读出放大器也能够高速地从存储单元读出弱信号而电力消耗很小。将用于过激励的驱动开关分散地配置在读出放大器区域内，并将用于恢复的驱动开关集中地配置在读出放大器阵列的一端。通过网状电源线供给过激励电位。每个过激励开关最初从具有比数据线的振幅电压高的电压的数据线对读出数据，实现高速读出。通过分散地配置驱动开关，能够分散读出电流并减小一端与另一端之间的读出电压差。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体器件，特别是涉及与该器件的差动放大工作有关的部分。
技术介绍
在本说明书中参照的文献目录如下所示，并在参照文献上加上文献编号。“文献1”日本平成6年公开的6-309872号专利公报(对应的美国专利为USP 5,412,605号)；“文献2”超大规模集成电路存储器，pp.161-167；伊藤清男著，培风馆，1994年11月5日发行第一版；“文献3”T.Yamada et a1.，ISSCC91Dig.Tech.Papaers，pp.108-109，1991；“文献4”H.Hidaka et al.，IEEEJournal of Solid State Circuit，Vol.27，No.7，(1992)，pp.1020-1027；“文献5”日本昭和63年公开的63-211191号专利公报；“文献6”Eto et al.，ISSCC98 Dig.Tech.Papaers，pp.82-83，1998。在“文献1”中记载了在DRAM中，为了使当电源电压低电压化时的读出放大器工作稳定化，读出放大器驱动初期在CMOS读出放大器的源极节点上加上比最终的放大电压(例如GND)本文档来自技高网...

【技术保护点】
半导体器件，其特征是它具有 用于将在多条数据线上从多个存储单元读出的信号在对应的上述数据线上放大到第１电压的多个读出放大器， 将上述多个读出放大器的电源供给节点共通地连接起来的第１配线， 用于从上述第１配线的一端供给上述第１电压的第１开关， 沿上述多个读出放大器设置的，供给比上述第１电压大的第２电压的第２配线，和 在上述第１配线和上述第２配线之间分布地设置的第２开关。

【技术特征摘要】
JP 1999-2-22 042666/991.半导体器件，其特征是它具有用于将在多条数据线上从多个存储单元读出的信号在对应的上述数据线上放大到第1电压的多个读出放大器，将上述多个读出放大器的电源供给节点共通地连接起来的第1配线，用于从上述第1配线的一端供给上述第1电压的第1开关，沿上述多个读出放大器设置的，供给比上述第1电压大的第2电压的第2配线，和在上述第1配线和上述第2配线之间分布地设置的第2开关。2.权利要求1的半导体器件，其特征是上述第2配线是网状电源配线。3.权利要求1的半导体器件，其特征是当使上述多个读出放大器激活时，使上述第2开关在预定期间导通后，导通上述第1开关。4.半导体器件，其特征是它是具有包含多个子存储器阵列的存储器阵列的半导体器件，上述多个子存储器阵列中的各阵列备有设置在第1方向上延伸的多条字线和第2方向上延伸的多条数据线的交点上的多个存储单元，与上述多条数据线中的各条对应地设置的，分别包含交叉耦合的第1导电类型的第1MISFET对和第2导电类型的第2MISFET对的多个读出放大器，在上述第1方向上延伸设置的，与上述多个读出放大器的第1MISFET对的源极耦合的第1共通源极线，在上述第1方向上延伸设置的，与上述多个读出放大器的第2MISFET对的源极耦合的第2共通源极线，在上述第1方向上延伸设置的，供给第1电位的第1电源配线，在上述第1方向上延伸设置的，供给第2电位的第2电源配线，供给第3电位的第3电源配线，对于上述多个读出放大器设置在预定数目的上述每个读出放大器上的，设置在上述第1共通源极线和上述第1电源配线之间的多个第1开关，对于上述多个读出放大器设置在预定数目的上述每个读出放大器上的，设置在上述第2共通源极线和上述第2电源配线之间的多个第2开关，和设置在上述第1共通源极线和上述第3电源配线之间的第3开关，上述第3电位在上述第1电位和上述第2电位之间，在对应的上述数据线上，将从上述存储单元读出的信号放大到上述第2电位或上述第3电位。5.权利要求4的半导体器件，其特征是当在对应的上述数据线上读出存储在上述存储单元中的信息时，在选出上述多条字线中的一条后，使上述多个第1和第2开关处于导通状态，经过预定期间后使上述多个第1开关处于非导通状态，同时使上述第3开关处于导通状态。6.权利要求5的半导体器件，其特征是上述多个第1开关中的各开关都是第1导电类型的第3MISFET，上述多个第2开关中的各开关都是第2导电类型的第4MISFET，上述第1导电类型为P型，上述第2导电类型为N型，上述第1电位比上述第3电位高，上述第3电位比上述第2电位高。7.权利要求4的半导体器件，其特征是上述多个子存储器阵列具有配置了上述多条字线，上述多条数据线，和上述多个存储单元，具有共有一个角的第1边和第2边的四角形的第1区域，沿上述第1边设置的，配置了上述多个读出放大器，上述第1和第2共通源极线，上述第1和第2电源配线，以及上述多个第1和第2开关的第2区域，沿上述第2边设置的，配置了与上述多条字线中各条对应地设置的多个字线驱动电路或用于使上述多条字线中各条与上层的多条字线配线连接的多个连接部件的第3区域，和设置了在上述第1区域的上述一个角和由上述第2及第3区域包围的区域上的，配置上述第3开关的第4区域。8.权利要求4的半导体器件，其特征是上述多个子存储器阵列中的各阵列备有在上述第2方向上延伸设置的，在它们的交点上与上述第1电源配线连接的，供给上述第1电位的多条第4电源配线，和在上述第2方向上延伸设置的，在它们的交点上与上述第2电源配线连接的，供给上述第2电位的多条第5电源配线。9.权利要求8的半导体器件，其特征是上述多条第4和第5电源配线对于上述多个读出放大器以一条的比例设置在预定数目的上述读出放大器上。10.权利要求4的半导体器件，其特征是上述多个存储单元中的各存储单元是包含1个MISFET和1个电容的动态型存储单元。11.半导体器件，其特征是它是具有包含多个子存储器阵列的存储器阵列的半导体器件，上述多个子存储器阵列中的各阵列备有设置在第1方向上延伸的多条字线和第2方向上延伸的多条数据线的交点上的多个存储单元，与上述多条数据线中的各条对应地设置的，分别包含交叉耦合的第1导电类型的第1MISFET对和第2导电类型的第2MISFET对的多个读出放大器，在上述第1方向上延伸设置的，与上述多个读出放大器的第1MISFET对的源极耦合的第1共通源极线，在上述第1方向上延伸设置的，与上述多个读出放大器的第2MISFET对的源极耦合的第2共通源极线，在上述第1方向上延伸设置的，供给第1电位的第1电源配线，在上述第1方向上延伸设置的，供给第2电位的第2电源配线，供给第3电位的第3电源配线，供给第4电位的第4电源配线，对于上述多个读出放大器设置在预定数目的每个读出放大器上的，设置在上述第1共通源极线和上述第1电源配线之间的多个第1开关，对于上述多个读出放大器设置在预定数目的每个读出放大器上的，设置在上述第2共通源极线和上述第2电源配线之间的多个第2开关，设置在上述第1共通源极线和上述第3电源配线之间的第3开关，和设置在上述第2共通源极线和上述第4电源配线之间的第4开关，上述第3和第4电位在上述第1电位和上述第2电位之间，在对应的上述数据线上，将从上述存储单元读出的信号放大到上述第3电位或上述第4电位。12.权利要求11的半导体器件，其特征是上述多个子存储器阵列具有配置了上述多条字线，上述多条数据线，和上述多个存储单元，具有共有一个角的第1边和第2边的四角形的第1区域，沿上述第1边设置的，配置了上述多个读出放大器，上述第1和第2共通源极线，上述第1和第2电源配线，以及上述多个第1和第2开关的第2区域，沿上述第2边设置的，配置了与上述多条字线中各条对应地设置的多个自线驱动电路或用于使上述多条字线中各条与上层的多条字线配线连接的多个连接部件的第3区域，和设置在由上述第1区域的上述一个角和上述第2及第3区域包围的区域上的，配置上述第3开关的第4区域。13.权利要求12的半导体器件，其特征是当在上述数据线上读出存储在上述存储单元中的信息时，在选出上述多条字线中的一条后，使上述多个第1和第2开关处于导通状态，经过预定期间后使上述多个第1和第2开关处于非导通状态，使上述第3和第4开关处于导通状态。14.权利要求11的半导体器件，其特征是上述多个第1开关中的各开关都是第1导电类型的第3MISFET，上述多个第2开关中的各开关都是第2导电类型的第4MISFET，上述第3开关是第1导电类型的第5MISFET，上述第4开关中是第2导电类型的第6MISFET，上述第1导电类型为P型，上述第2导电类型为N型，上述第1电位比上述第3电位高，上述第3电位比上述第4电位高，上述第4电位比上述第2电位高。15.权利要求11的半导体器件，其特征是与上述第1和第2电源配线并列地在上述第1方向上延伸地设置上述第3和第4电源配线，将上述第3开关，对于上述多个读出放大器设置在预定数目的上述每个读出放大器上那样地分割成多个单位第3开关，和将上述第4开关，对于上述多个读出放大器设置在预定数目的上述每个读出放大器上那样地分割成多个单位第4开关。16.权利要求15的半导体器件，其特征是上述多个子存储器阵列具有配置了上述多条字线，上述多条数据线，和上述多个存储单元，具有共有一个角的第1边和第2边的四角形的第1区域，沿上述第1边设置的，配置了上述多个读出放大器，上述第1和第2共通源极线，上述第1，第2，第3和第4电源配线，上述多个第1和第2开关，以及上述第3和第4开关的第2区域，沿上述第2边设置的，配置了与上述多条字线中各条对应地设置的多个驱动电路或用于使上述多条字线中各条与上层的多条字线配线连接的多个连接部件的第3区域。17.权利要求16的半导体器件，其特征是当在上述数据线上读出存储在上述存储单元中的信息时，在选出上述多条字线中的一条后，使上述多个第1和第2开关处于导通状态，经过预定期间后使上述多个第1和第2开关处于非导通状态，同时使上述第3和第4开关处于导通状态。18.权利要求15的半导体器件，其特征是上述多个第1开关中的各开关都是第1导电类型的第3MISFET，上述多个第2开关中的各开关都是第2导电类型的第4MISFET，上述多个单位第3开关中的各开关是上述第1导电类型的第5MISFET，上述多个单位第4开关中的各开关是上述第2导电类型的第6MISFET，上述第1导电类型为P型，上述第2导电类型为N型，上述第1电位比上述第3电位高，上述第3电位比上述第4电位高，上述第4电位比上述第2电位高。19.半导体器件，其特征是它备有用于放大在对应的多条数据线上从多个存储单元读出的信号的多个读出放大器，为了从第1网状电源配线供给与上述多个存储单元的放大信号的高电平关联的第1电位设置的...

【专利技术属性】
技术研发人员：竹村理一朗，伊藤清男，关口知纪，阪田健，木村胜高，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP[日本]