基于二极管的复用器制造技术

一种复用器（１０）包括多个级（１１０）。每一级（１１０）包括一存储器件（１１４）与一数据输出（Ｑ＃－［ｎ］）耦接；一第一二极管（１１６）耦接在数据输入（Ｄ＃－［ｎ］）和电源输入（Ｐ＃－［ｎ］）之间；以及一第二二极管（１１８）耦接在电源输入（Ｐ＃－［ｎ］）和数据输出（Ｑ＃－［ｎ］）之间。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及复用器。本专利技术还涉及可一次编程的(OTP)固态存储器。
技术介绍
在诸如PDA、手持计算机、数字摄象机以及数字音乐电唱机之类的便携装置中包含有供存储数据、数字图像以及MP3文件的存储器。有不同类型的存储器可用于这些便携装置中。一般存储器的类型包括快闪存储器、小型硬驱动机、小型压缩光盘以及磁带。然而，这些类型的存储器各有下列一种或多种的限制大体积、低存储容量、较高的成本、缺乏坚固性、存取时间慢以及高功耗。基于固态二极管的OTP存储器公开在2001年6月5日提交的受让人的U.S.Seria1 No.09/875,356上。与通常的存储器相比，基于二极管的存储器具有高的耐冲击度、低的功耗、快速的存取时间、适中的转换速率以及优等的存储容量。基于二极管的存储器能够适用于便携装置的标准轻便接口(例如，PCMCIA、CF)。基于固态二极管的OTP存储器件可以包含大量的数据和地址线。复用器可以用来减少接到器件上的数据和地址线的数目。复用器可能是由诸如TTL之类的晶体管逻辑组建。然而，要在基于二极管的OTP器件中加工晶体管所需求的薄层是会增加器件的成本和复杂性的。这就要求在基于二极管的OTP存储器件的复用器中避免使用晶体管。
技术实现思路
根据本专利技术的一个方面，复用器包括有多个级。每一级包括一个耦合到一个数据输出上的存储器件；第一个二极管耦合在数据输入和电源输入之间；而第二个二极管则耦合在电源输入和数据输出之间。通过下列详细描述，结合附图，经由本专利技术原理实施例的说明，便会明白本专利技术的其它方面及其优点。附图说明图1为本专利技术一种复用器的示意图。图2为复用器的锁存器的示意图。图3为复用器的计时图。图4为本专利技术一种包括子阵列和复用器的基于二极管的存储器件的示意图。图5为子阵列的示意图。具体实施例方式参阅图1，一种复用器10包括M个基于二极管的锁存器14，其中整数M＞1。锁存器14的输入(D1至DM)为并行连接，使每个锁存器14都接收同样的N位字(DATA)。每一锁存器14有一输出线12，它是N位宽，其中整数N＞1。复用器10能够接收一个N位字(DATA)并将此N位字(DATA)送转给M个输出线12中的任一个。时钟信号(CLK1、CLK2、…、CLKM)被加在锁存器14的时钟输入上。例如，时钟信号CLK1是加在第一个锁存器14上。当时钟信号CLK1高时，第一个锁存器14存储数据字(DATA)。当时钟信号CLK1趋低，存储的数据就可以在第一个锁存器14的输出线12上得到。参考时钟(CLK)和启动信号(EN1、EN2、…、ENM)是由一信号发生器(图1中未示出)产生的。每一启动信号(EN1、EN2、…、ENM)与一锁存器14相对应。复用器10还包括由参考时钟(CLK)和启动信号(EN1、EN2、…、ENM)产生时钟信号(CLK1、CLK2、…CLKM)的门16。例如，当参考时钟(CLK)和第一启动信号(EN1)高时，第一锁存器14便存储数据字(DATA)。门16可以基于ECL工艺或是别的不用晶体管的工艺。复用器10还包括用来消除存储在锁存器14中数据的一条线18。清除数据信号(CLEAR)是由信号发生器产生并加到清除数据线18上的。图1中所示的复用器按照M∶1左右的比例缩减了输入线。这样，一个具有M＝32个锁存器的复用器就几乎按23∶1的比例缩减了输入线。图2更为具体地示出一个基于二极管的锁存器14。锁存器14包括N个级110，每一级110有一个数据输入(Dn)、一个电源输入(Pn)以及一个数据输出(Qn)，其中0≤n≤(N-1)。第一级110的数据输入(Do)接收数据字(DATA)的第一个位，第二级的数据输入(D1)接收数据字(DATA)的第二个位，而第N级的数据输入(DN-1)则接收数据字(DATA)的第N个位。N级110的N个数据输出(Q0至QN-1)则被接到一条N位数据线12上。对于每一级110来说，有一上拉电阻112连接在电源输入(Pn)与一电压源(+V)之间。每一级110包括一个与数据输出(Qn)耦接的电荷存储器件(例如，电容器)114；一个第一二极管116耦接在数据输入(Dn)与电源输入(Pn)之间；以及一个第二二极管118耦接在电源输入(Pn)与数据输入(Qn)之间。第一二极管116的阴极与数据输入(Dn)相连，而第一二极管116的阳极则与电源输入(Pn)相连。第二二极管118的阴极与数据输出(Qn)相连，而第二二极管118的阳极则与电源输入(Pn)相连。每一级110还有一个时钟输入(Cn)以及一个连接在时钟输入(Cn)和电源输入(Pn)之间的第三二极管120。级110的时钟输入(Co至CN-1)被连接在一起使其接收同样的时钟信号(例如，CLK1)。每一级110还有一个清除数据输入(CDn)以及一个连接在清除数据输入(CDn)和数据输出(Qn)之间的第四二极管122。级110的清除数据输入(CDo至CDn-1)被连接在一起使其接收同样的清除数据信号(CLEAR)。参阅图3所作补充说明。现在将用以下实例描述第二级110的运行。初始条件如后。时钟信号清除，而清除信号则被确立。随着电流从电源流经第三二极管120以及电容器114经第四二极管122放电，第三和第四二极管120和122被正向偏置。在运行的一开始，时钟信号(CLK1)被确立而清除数据信号(CLEAR)则被消除。第三和第四二极管120和122成为反向偏置。若是数据字位(D1)为高，则第一二极管116成为反向偏置而第二二极管118成为正向偏置。电流流经上拉电阻112和第二二极管118，并使电容器114充电。电容器电压(VCAP)升高。数据是在时钟信号(CLK1)的下降边时读出的。高电容器电压(VCAP)是在数据输出(Q1)时读出的。此高电压对应于高的数据态。在数据已经读出之后，清除数据信号(CLEAR)就重新确立。因此，第三和第四二极管120和122变成正向偏置，从而电流由电源流经第三二极管120，而电容器114则经第四二极管122放电。电容器电压(VCAP)下降。在下一个时钟周期的一开始，时钟信号(CLK1)被确立而清除数据信号(CLEAR)则被消除。第三和第四二极管120和122变成反向偏置。若数据字位(D1)为低，则第一二极管116变成正向偏置。电流流经第一二极管116，而电容器114示充电。因而，电容器电压(VCAP)未升高。数据是在时钟信号(CLK1)的下降边处读出的。数据输出(Q1)处的低电容器电压(VCAP)与低的数据态相对应。图4示出一个基于二极管的OTP存储器件210。在一块硅基片214上堆叠着一层或多层存储器平面212。每层平面212包括M个子阵列216。对每一子阵列216在后面作更具体的描述。数据是从数据线218上的子阵列216读出的。数据线218被输往数据复用器220(它可能具有如图1中所示复用器10的同一结构)。数据复用器220的一个输出则被输往基片214上的一个信号调整电路222。地址经由行和列的驱动器224解码，并由一地址复用器228(它可能具有如图1中所示复用器10的同一结构)将解码的地址多路传输给合适的地址线226。行和列的驱动器224也在基片214的上面。启动信号(EN1、EN2、…、ENM)、参考时钟(CL本文档来自技高网...

【技术保护点】
一种复用器（１０），包括Ｍ个锁存器（１４），每一个锁存器（１４）有Ｎ个级（１１０），其中整数Ｍ＞１且整数Ｎ＞１，每一个级有一数据输入（Ｄ↓［ｎ］），一电源输入（Ｐ↓［ｎ］），以及一数据输出（Ｑ↓［ｎ］），每一个级（１１０）包括一个电荷存储器件（１１４）与数据输出（Ｑ↓［ｎ］）耦接，一第一二极管（１１６）耦接在数据输入（Ｄ↓［ｎ］）和电源输入（Ｐ↓［ｎ］）之间，以及一第二二极管（１１８）耦接在电源输入（Ｐ↓［ｎ］）和数据输出（Ｑ↓［ｎ］）之间。

【技术特征摘要】
US 2001-10-13 09/9767441.一种复用器(10)，包括M个锁存器(14)，每一个锁存器(14)有N个级(110)，其中整数M＞1且整数N＞1，每一个级有一数据输入(Dn)，一电源输入(Pn)，以及一数据输出(Qn)，每一个级(110)包括一个电荷存储器件(114)与数据输出(Qn)耦接，一第一二极管(116)耦接在数据输入(Dn)和电源输入(Pn)之间，以及一第二二极管(118)耦接在电源输入(Pn)和数据输出(Qn)之间。2.根据权利要求1的复用器(10)，其中每一个锁存器(14)有一个由它的N个级(110)的数据输入(Dn)形成的N位宽输入，以及其中每一个锁存器(14)有一个由它的N个级(110)的数据输出(Qn)形成的N位宽输出线(12)。3.根据权利要...

【专利技术属性】
技术研发人员：JN霍甘，
申请(专利权)人：惠普公司，
类型：发明
国别省市：US[美国]