半导体存储器件制造技术

一种半导体存储器件，其中包括存储器组，其被分为包括第一存储块和第二存储块的多个存储块。第一读出放大器控制单元响应第一激活信号，激活与第一存储块相连接的读出放大器。第二读出放大器控制单元响应第二激活信号，激活与第二存储块相连接的读出放大器。信号控制单元把第一激活信号和第二激活信号输出到相互分离的第一读出放大器控制单元和第二读出放大器控制单元，该信号控制单元通过在输出第一激活信号之后使该第一激活信号延迟预定的时间而把第二激活信号输出到第二读出放大器控制单元。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及一种半导体存储器件，其中包括多个存储器组，特别涉及非易失性半导体存储器，其减小在每个存储器组工作时的消耗电流，以稳定半导体存储器件的读取或写入操作。
技术介绍
在最近几年，信息社会速度发展，并且大规模存储器件已经需要例如包各种应用程序的多用途IC卡这样的信息处理装置。另外，非接触型IC卡的使用增加是一种趋势，并且通过使用作为要被发送的数据的信号载波的微波而获得提供给IC卡的电能。因此，需要可以尽可能地减小IC卡的内部电路的电能消耗的电路结构。IC卡的电能消耗大体上被分为微处理器的电能消耗和存储器件的电能消耗。其中，微处理器的内部电路总是不断运行，并且微处理器的消耗电流几乎在固定电平上。通常，通过使用调节器，可以容易地把来自微波的能量提供到微处理器，用于以固定的电平而消耗。另一方面，对于存储器件的电能消耗，当该存储器件被存取时，该存储器件的一系列内部电路开始工作。在存储器件中所消耗的电流的波形不是固定的。消耗电流的峰值一般出现在存取该存储器件时。通常，在DRAM中，该存储器芯片被分为多个存储器组，并且由每个存储器组单元控制该操作，从而减小整个存储芯片的消耗电流。另外，铁电电容器作为非易失存储器件，并且它具有以高速度进行数据读取/写入操作的特性。通过使用这种特性，使用铁电电容器作为存储元件(被称为铁电存储器件)的非易失存储器件被投入实际使用。该铁电存储器件被广泛用于IC卡中的存储器件。图1A示出常规铁电存储器件的一个存储器组，以及图1B示出在常规铁电存储器件工作时消耗的电流的波形。图2示出包括多个存储器组的一个存储芯片的结构。该存储芯片100包括多个存储器组10和外围电路20。如图2中所示，该存储芯片100被每条字线所分割的存储单元的阵列对应于多个存储器组10中的一个。图2中所示的存储器组10与图1A中所示的存储器组10相同。在图1A中的常规铁电存储器件中，阳极线驱动器(PL DRV)12、字线驱动器(WL DRV)14以及读出放大器(S/A)16被设置给该存储器组10。即，多个读出放大器被提供为对应于一个存储块。例如，在图1A的例子中，对一个存储器组提供32个读出放大器(S/A(32X))。图3示出从地址信号产生一个列选择信号并且把该列选择信号提供到图1A的存储器组10的电路结构的一个例子。如图3中所示，列选择信号产生电路包括一个列预解码器30和多个列解码器(CDEC)32-1、32-2、…、32-X。列解码器的数目对应于存储器组10的列数。还提供分别包括多个列解码器的多个单元块34。通过解码地址信号所产生的列选择信号被从列预解码器30发送到每个列解码器32。每个列解码器32设置所接收列选择信号的相应数位的数值(0或1)。来自每个列解码器32的解码数据被输出作为一个独立的列选择信号。该独立的列选择信号表示该存储单元所在的存储器组10的哪一个列被选择。即，在常规铁电存储器件中，该独立列选择信号用于选择被存取存储单元数据的存储器组10的一个特定的列。但是，在常规的铁电存储器件中，不但对所选择的单元执行读取操作，而且还对连接到与所选择单元相同的共享字线和阳极线(plate-line)的未选择单元执行读取操作。因此，在常规铁电存储器件中，在读取数据时激活多个读出放大器。因此，在常规铁电存储器件中，一旦存储器组10被激活，当存取每个存储单元时，所有多个读出放大器16被同时激活。因此，如图1B中所示，在常规铁电存储器件中，具有在数据读取操作时在所消耗电流的波形中出现脉冲状尖峰的倾向。如上文所述，在常规铁电存储器件中，具有在数据读取操作时在所消耗电流的波形中出现脉冲状尖峰的倾向。因此，存在有由于在常规铁电存储器件中的数据读取操作时的尖峰电流而导致电源电压的下降或上升所造成的噪声。另外，在读出放大器开始启动时出现电源电压的波动，其放大小的电势差，并且存在可能造成读出放大器故障的问题。另外，存储芯片外部的电源电压可能受到该存储芯片内部电路的电源电压波动的影响，并且可能导致包括例如IC卡这样的存储芯片的系统上的其它电路的故障。
技术实现思路
本专利技术的一个目的是提供一种改进的半导体器件，其中消除上述问题。本专利技术的另一个目的是提供一种半导体存储器件，其中在存储器组中的不同存储块的读出放大器被在不同的时间独立地激活，以减小在某一时刻的功率消耗量，从而可以稳定该半导体存储器件的读出/写入操作。本专利技术的上述目的通过这样一种半导体存储器件来实现，其中包括存储器组，其被分为包括第一存储块和第二存储块的多个存储块；第一读出放大器控制单元，其响应第一激活信号，激活与该存储器组中的第一存储块相连接的读出放大器；第二读出放大器控制单元，其响应第二激活信号，激活与该存储器组中的第二存储块相连接的读出放大器；以及信号控制单元，其把第一激活信号和第二激活信号输出到相互分离的第一读出放大器控制单元和第二读出放大器控制单元，该信号控制单元通过在输出第一激活信号之后使该第一激活信号延迟预定的时间而把第二激活信号输出到第二读出放大器控制单元。本专利技术的上述目的通过一种半导体存储器件而实现，其中包括存储器组，其被分为包括第一存储块和第二存储块的多个存储块；第一读出放大器控制单元，其响应第一激活信号，激活与该存储器组中的第一存储块相连接的读出放大器；第二读出放大器控制单元，其响应第二激活信号，激活与该存储器组中的第二存储块相连接的读出放大器；信号控制单元，其把第一激活信号和第二激活信号输出到相互分离的第一读出放大器控制单元和第二读出放大器控制单元，该信号控制单元通过在输出第一激活信号之后使该第一激活信号延迟预定的时间而把第二激活信号输出到第二读出放大器控制单元；以及块选择信号产生单元，其根据被提供到该存储器组的地址信号产生第一块选择信号和第二块选择信号，该块选择信号产生单元把第一块选择信号和第二块选择信号提供到第一读出放大器控制单元和第二读出放大器控制单元。本专利技术的上述目的通过一个半导体存储器件而实现，其中包括存储器组，其被分为包括第一存储块和第二存储块的多个存储块；第一读出放大器控制单元，其响应第一激活信号，激活与该存储器组中的第一存储块相连接的读出放大器；第二读出放大器控制单元，其响应第二激活信号，激活与该存储器组中的第二存储块相连接的读出放大器；信号控制单元，其把第一激活信号和第二激活信号输出到相互分离的第一读出放大器控制单元和第二读出放大器控制单元，该信号控制单元通过在输出第一激活信号之后使该第一激活信号延迟预定的时间而把第二激活信号输出到第二读出放大器控制单元；以及提供在第一存储块和第二存储块之间的伪单元块，该伪单元块连接到在一端接地的伪位线，从而该伪单元块用于吸收当第一和第二存储块之一被激活并且第一和第二存储块中的另一个被释放时所造成的噪声，其中该信号控制单元包括一个时序控制单元，其根据来自伪单元块的伪位线的信号的逻辑电平产生第二激活信号。在本专利技术的半导体存储器件中，在该存储器组内的第一存储块的第一读出放大器的操作和第二存储块的第二读出放大器的操作被根据每块分别控制，并且可以减小在某一时刻的功耗消耗量。因此可以平滑在该半导体存储器件的数据读出/写入操作时的消耗电流的波形。由于在常规的铁电存储器中不容易出现电源电压的突降或突升本文档来自技高网...

【技术保护点】
一种半导体存储器件，其中包括：存储器组，其被分为包括第一存储块和第二存储块的多个存储块；第一读出放大器控制单元，其响应第一激活信号，激活与该存储器组中的第一存储块相连接的读出放大器；第二读出放大器控制单元，其响应第二激活信号，激 活与该存储器组中的第二存储块相连接的读出放大器；以及信号控制单元，其把第一激活信号和第二激活信号输出到相互分离的第一读出放大器控制单元和第二读出放大器控制单元，该信号控制单元通过在输出第一激活信号之后使该第一激活信号延迟预定的时间而把第 二激活信号输出到第二读出放大器控制单元。

【技术特征摘要】
JP 2002-3-13 069065/20021.一种半导体存储器件，其中包括存储器组，其被分为包括第一存储块和第二存储块的多个存储块；第一读出放大器控制单元，其响应第一激活信号，激活与该存储器组中的第一存储块相连接的读出放大器；第二读出放大器控制单元，其响应第二激活信号，激活与该存储器组中的第二存储块相连接的读出放大器；以及信号控制单元，其把第一激活信号和第二激活信号输出到相互分离的第一读出放大器控制单元和第二读出放大器控制单元，该信号控制单元通过在输出第一激活信号之后使该第一激活信号延迟预定的时间而把第二激活信号输出到第二读出放大器控制单元。2.根据权利要求1所述的半导体存储器件，其中该存储器组包括提供在第一存储块和第二存储块之间的伪单元块，该伪单元块连接到在一端接地的伪位线，从而该伪单元线用于吸收当第一和第二存储块之一被激活以及第一和第二存储块中的另一个被释放时所产生的噪声。3.根据权利要求1所述的半导体存储器件，其中第一存储块的存储单元和第二存储块的存储单元连接到一条公共字线。4.根据权利要求1所述的半导体存储器件，其中信号控制单元包括多个串联的逻辑元件，该多个逻辑元件包括接收第一激活信号的输入逻辑元件，并且多个逻辑元件中的任意选择的一个逻辑元件输出延迟的第一激活信号，作为第二激活信号，从而可以调节该预定时间。5.根据权利要求2所述的半导体存储器件，其中该伪位线作为在可能出现半导体存储器件的阱的电势改变的该半导体存储器件中部的阱抽头。6.根据权利要求1所述的半导体存储器件，其中该半导体存储器件是使用铁电电容器作为存储元件的非易失性存储器件。7.一种半导体存储器件，其中包括存储器组，其被分为包括第一存储块和第二存储块的多个存储块；第一读出放大器控制单元，其响应第一激活信号，激活与该存储器组中的第一存储块相连接的读出放大器；第二读出放大器控制单元，其响应第二激活信号，激活与该存储器组中的第二存储块相连接的读出放大器；信号控制单元，其把第一激活信号和第二激活信号输出到相互分离的第一读出放大器控制单元和第二读出放大器控制单元，该信号控制单元通过在输出第一激活信号之后使该第一激活信号延迟预定的时间而把第二激活信号输出到第二读出放大器控制单元；以及块选择信号产生单...

【专利技术属性】
技术研发人员：铃木英明，中岛雅夫，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]