随机存取存储装置及其驱动方法制造方法及图纸

本发明专利技术提供一种随机存取存储装置，包括多个存储单元、一字符线、一金属板连接线、多个位线、一第一全局金属板连接线、一第二全局金属板连接线、一第一切换电路以及一第二切换电路。字符线、金属板连接线及位线分别耦合至所述存储单元，第一全局金属板连接线依据字符线的电位将金属板连接线的一端耦合至第一全局金属板连接线，第二切换电路依据第二全局金属板连接线的电位将金属板连接线的一端耦合至一参考电位。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术关于一种，特别关于一种具有一金属板连接线(plate line)的非易失性铁电性(ferroelectric)。
技术介绍
依据美国专利第5,751,626号“FERROELECTRIC MEMORY USINGFERROELECTRIC REFERENCE CELLS”所公开的
技术实现思路
得知，铁电性随机存取存储装置利用一铁电性电容(ferroelectric capacitor)来储存电荷。一般而言，每一存储单元(memory cell)能够依据每一铁电性电容所储存的电荷极性(electrical polarization)来存储一个逻辑状态，而铁电性电容具有二金属板以及一介于金属板的间的介电层，铁电性电容的金属板由铁电性物质所构成，例如钛锆酸铅(PZT)，因此，当提供一电位给铁电性电容的金属板时，金属板中的铁电性物质会被极化而顺着电场的方向。其中，铁电性电容的一金属板经由一存取晶体管(aceess transistor)与位线(bitline)耦合，而铁电性电容的另一金属板与一金属板连接线耦合。如上所述，由于铁电性电容的极性切换只需要约十亿分的一秒，所以可编程(programming)铁电性随机存取存储装置所需的时间会小于可编程其他非易失性存储器所需的时间，例如可擦除可编程只读存储器(EPROM)、或电可擦除可编程只读存储器(EEPROM)、或闪速电子可擦除可编程只读存储器(flash EEPROM)。在公知的铁电性随机存取存储装置中，由于必须提供一电位差至铁电性电容的金属板间，以便分别从存储装置的存储单元中读取数据或写入数据至存储装置的存储单元中，因此，铁电性随机存取存储装置的一解码器会同时选择并驱动一组字符线与金属板连接线。如上所述，因为存储装置的存储单元的密度越来越高，所以存储单元的铁电性电容还随的增加，然而，每一铁电性电容耦合至金属板连接线，而耦合过多的铁电性电容将造成金属板连接线的RC延迟(RC delay)，进而降低存储装置的存取速度。为解决上述的RC延迟的问题，可以利用金属板连接线分段(segmentedplate line)的结构(structure)来设计存储装置中的金属板连接线，而金属板连接线分段的结构不但可以减少转换金属板连接线所需的时间，而且还可以减少所消耗的电量。如上所述，当执行存取动作时，未被解码器所选择的金属板连接线段(plate line segment)乃处于浮置的状态，因此，被解码器所选择的金属板连接线段与位线会电耦合上述的浮置的金属板连接线段，进而对上述的浮置的金属板连接线段造成周边干扰(peripheral noise)以及信号耦合。如上所述，由于受到被解码器所选择的金属板连接线段的影响，而在数据存取过程中，未被解码器所选择的金属板连接线段所耦合的铁电性电容的极性方向可能会被改变，进而损毁储存于未被解码器所选择的金属板连接线段所耦合的铁电性电容中的数据。参照图1所示，为解决上述问题，可以于金属板连接线段PLi(i＝0～n)一端设置一简单的衰竭电路(pull down circuit)10。如图1中虚线圆圈所示，上述的衰竭电路10包括一PMOS晶体管101、一第一NMOS晶体管102、以及一第二NMOS晶体管103。利用与金属板连接线PL0一端电连接的衰竭电路10为例进行说明，PMOS晶体管101的源/漏极与第一NMOS晶体管102的源/漏极电连接，PMOS晶体管101与第一NMOS晶体管102的栅极电连接至一字符线WL0，PMOS晶体管101的另一源/漏极电连接至一电压源VDD，第一NMOS晶体管102的另一源/漏极电连接至一接地端GND，第二NMOS晶体管103的栅极电连接至PMOS晶体管101与第一NMOS晶体管102的间，第二NMOS晶体管103的二源/漏极分别电连接至金属板连接线PL0一端以及接地端GND。另外，金属板连接线PL0另一端是通过一NMOS晶体管104与全局金属板连接线GPL电连接，NMOS晶体管104的栅极电连接至字符线WL0。需注意，有关于如图1所示的电路的详细内容可以参考IEEE JSSC“A3.3V，4Mb Nonovlatile Ferroelectric RAM with Selectively DrivenDouble-Pulsed Plate Read/Write”，故此不再阐述。如上所述，当未进行数据存取时，所有的字符线WLi(I＝0～n)与金属板连接线PLi皆为低电位；而当进行数据存取时，字符线WL0升为高电位并将NMOS晶体管104导通，所以全局金属板连接线GPL能够驱动金属板连接线PL0。在如图1所示的电路中，由于字符线WLi必须负责驱动衰竭电路10，所以会增加字符线WLi的负载量(loading)，而衰竭电路10的设置会增加电路的面积。另外，美国第6201727号专利还公开另一种电路结构以解决前述的问题，请参照图2所示，每一金属板连接线段PLSi(i＝0～n)的一端通过一NMOS晶体管24分别与相对应的字符线WLi电连接，而每一金属板连接线段PLSi的另一端通过一NMOS晶体管26分别接地，NMOS晶体管24与NMOS晶体管26分别通过切换控制信号SEL与切换控制信号PRCHG来控制其导通与不导通。有关于如图2所示的电路的详细内容可以参考美国第6201727号专利“Nonvolatile Access Memory Device with Segmented Plate Line Schemeand A Method for Driving A Plate Line Segment”，故此不再阐述。如上所述，所有控制信号的时序图如图3所示，首先，当未进行数据存取时，由于切换控制信号PRCHG为高电位，所以NMOS晶体管26会被导通并将金属板连接线段PLSi接地；而当进行数据存取时，切换控制信号SEL的电位会升高而且字符线WLi会被接入，接着，金属板连接线段PLSi会被字符线WLi所驱动，因此，字符线WLi与金属板连接线段PLSi的负载量会升高，以至于字符线WLi与金属板连接线段PLSi的电位无法快速地上升(ramp up)，进而限制了存储装置的数据存取的速度。综上所述，如图1所示，由于金属板连接线的衰竭电路会占据相当的面积，以至于增加了电路的面积，另外，如图2所示，由于金属板连接线由字符线所驱动，以至于字符线与金属板连接线的电位无法快速地上升，进而降低了存储装置的存取速度。因此，如何提供一种能够减少电路布局的面积，并能够将字符线与金属板连接线的电位快速上升的铁电性随机存取存储装置，是当前的一大课题。
技术实现思路
针对上述问题，本专利技术的目的为提供一种减少衰竭电路所占据的面积以减少电路布局的面积的随机存取存储器。本专利技术的另一目的为提供一种能够快速提升将字符线与金属板连接线的电位的铁电性随机存取存储装置。为达上述目的，依本专利技术的随机存取存储装置包括多个存储单元、一字符线、一金属板连接线、多个位线、一第一全局金属板连接线(firstglobal plate line)、一第二全局金属板连接线、一第一切换电路(firstswitch circuit)以及一第二切换电路。在本专利技术中，字符线、金属板连接线及本文档来自技高网...

【技术保护点】
一种随机存取存储装置，包含：多个存储单元；一字符线，其耦合至所述存储单元；一金属板连接线，其耦合至所述存储单元；多个位线，其分别耦合至所述存储单元；一第一全局金属板连接线；一第二全局金属板连接线；一第一切换电路， 其依据该字符线的电位将该金属板连接线的一端耦合至该第一全局金属板连接线；以及一第二切换电路，其依据该第二全局金属板连接线的电位将该金属板连接线的一端耦合至一参考电位。

【技术特征摘要】
【国外来华专利技术】1.一种随机存取存储装置，包含多个存储单元；一字符线，其耦合至所述存储单元；一金属板连接线，其耦合至所述存储单元；多个位线，其分别耦合至所述存储单元；一第一全局金属板连接线；一第二全局金属板连接线；一第一切换电路，其依据该字符线的电位将该金属板连接线的一端耦合至该第一全局金属板连接线；以及一第二切换电路，其依据该第二全局金属板连接线的电位将该金属板连接线的一端耦合至一参考电位。2.如权利要求1所述的随机存取存储装置，其中该存储单元包含一存取晶体管，其具有一栅极以及一铁电性电容，该栅极耦合至该字符线，该铁电性电容具有一第一金属板以及一第二金属板，该第一金属板经由该存取晶体管与相对应的该位线耦合，该第二金属板电耦合至该金属板连接线。3.如权利要求1所述的随机存取存储装置，其中该第一切换电路包含一第一NM0S晶体管，其栅极耦合至该字符线，以便接收该字符线的电位。4.如权利要求1所述的随机存取存储装置，其中该第二切换电路包含一第二NMOS晶体管，其栅极耦合至该第二全局金属板连接线，以便接收该第二全局金属板连接线的电位。5.如权利要求1所述的随机存取存储装置，其中该参考电位是一接地端。6.如权利要求1所述的随机存取存储装置，其是铁电性随机存取存储器。7.一种随机存取存储装置，包含一存储单元阵列，其包含多个存储区；多个字符线，所述字符线分别耦合至所述存储区；以及一行解码器，用以选择所述字符线其中之一，其中，该存储区包含多个存储单元，所述字符线分别耦合至所述存储单元；多个金属板连接线段，其分别耦合至所述存储单元；多个位线，其分别耦合至所述存储单元，其中所述存储单元分别位于相对应的所述字符线与所述位线的交会处；一第一全局金属板连接线；一第二全局金属板连接线；一区域金属板连接线解码器，用以接入/去除该第一全局金属板连接线与该第二全局金属板连接线；多个第一切换电路，其分别依据各所述字符线的电位将各所述金属板连接线段的一端耦合至各所述第一全局金属板连接线；以及多个第二切换电路，其分别依据各所述第二全局金属板连接线的电位将各所述金属板连接线段的一端耦合至一参考电位。8.如权利要求7所述的随机存取存储装置，其中各所述存储单元包含一存取晶体管，其具有一栅极以及一铁电性电容，该栅极耦合至该字符线，该铁电性电容具有一第一金属板以及一第二金属板，该第一金属板经由该存取晶体管与相对应的该位线耦合，该第二金属板电耦合至该金属板连接线。9.如权利要求7所述的随机存取存储装置，其中各所述第一切换电路分别包含一第一NMOS晶体管，其栅极耦合至相对应的该字符...

【专利技术属性】
技术研发人员：翁启明，林金溪，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]