半导体器件制造技术

本发明专利技术通过高效率地存储范围被指定的ＩＰ地址，减少必要的条目数，从而提高ＴＣＡＭ的存储器容量。本发明专利技术的具有代表性的一种装置如下：使存储信息（条目）和输入信息（比较信息或检索键）成为某一个位一定是逻辑值‘１’的公共的成组编码。此外，使匹配线成为分层结构，在多条副匹配线与多条搜索线的交点上设置存储器单元，进而使副匹配线通过副匹配判定电路与主匹配线分别连接，在主匹配线上设置主匹配判定电路。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体器件，特别涉及在包括对存储在存储节点中的信息与输入的信息进行比较的相联存储器单元(CAM单元)中、具有对在器件内部进行了编码的信息进行存储或比较的CAM阵列的半导体器件。
技术介绍
随着互联网的爆发性的普及，网络中的路由器和开关所需要的图表规模急增，图表检索的高速化成为课题。作为从硬件上解决该课题的装置，三进制相联存储器单元引起了人们的注目。图2示意性地示出了路由器的结构。作为一例，该图示出了由网络接口NIF、网络处理器NP、检索引擎SE、检索表LUT、以及内容存储器CM构成的例子。网络接口NIF与网络处理器NP之间由系统总线SBS连接。网络处理器NP与检索引擎SE由内部总线IBS连接。检索引擎SE与检索表LUT之间由数据总线DQ连接。其中，检索表LUT为TCAM、内容存储器CM为静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)。路由器通过互联网接口NIF从互网IPN进行信息包的发送与接收。网络处理器NP对接收的信息包内容进行译码和再组成。例如，从信息包的标题中读出的目的互联网协议地址(IP地址)通过检索引擎SE传送到检索表LUT中。检索表LUT本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，包括：多条位线，沿上述多条位线的方向、与上述多条位线分别成对地设置的多条搜索线，沿与上述多条位线交叉的方向设置的多条字线，沿上述多条字线方向设置的多条主匹配线，沿上述主匹配线方向、与上述多条主匹配线分别成对地设置的多条副匹配线，设置在上述多条位线与上述多条字线的各个交点上的存储器单元，与上述多条副匹配线分别连接的副匹配判定电路，以及与上述多条主匹配线分别连接的主匹配判定电路，其中，上述存储器单元与对应的上述多条副匹配线中的一条连接，并且通过对应的副匹配判定电路连接在上述多条主匹配线中的一条上，对通过上述多条搜索线输入的信息和保持在上述存储器单元中的信息进行比较。

【技术特征摘要】
JP 2003-12-25 2003-4295051.一种半导体器件，其特征在于，包括多条位线，沿上述多条位线的方向、与上述多条位线分别成对地设置的多条搜索线，沿与上述多条位线交叉的方向设置的多条字线，沿上述多条字线方向设置的多条主匹配线，沿上述主匹配线方向、与上述多条主匹配线分别成对地设置的多条副匹配线，设置在上述多条位线与上述多条字线的各个交点上的存储器单元，与上述多条副匹配线分别连接的副匹配判定电路，以及与上述多条主匹配线分别连接的主匹配判定电路，其中，上述存储器单元与对应的上述多条副匹配线中的一条连接，并且通过对应的副匹配判定电路连接在上述多条主匹配线中的一条上，对通过上述多条搜索线输入的信息和保持在上述存储器单元中的信息进行比较。2.如权利要求1所述的半导体器件，其特征在于有偶数个上述存储器单元连接在上述多条副匹配线上。3.如权利要求2所述的半导体器件，其特征在于上述存储器单元用两个存储器单元存储4种信息。4.如权利要求3所述的半导体器件，其特征在于上述存储器单元分别具有被连接成使上述多条副匹配线分别与接地电极之间形成电流通路的第一和第二MOS晶体管以及保持二进制信息的存储电路；上述第一MOS晶体管的栅极与上述多条搜索线连接，上述第二MOS晶体管的栅极与上述存储电路连接。5.如权利要求4所述的半导体器件，其特征在于上述存储电路具有第三MOS晶体管和电容器，并在每隔预定的时间间隔进行读出和写入的更新动作的同时保持信息。6.一种半导体器件，包括以使第一信号线组与第二信号线组连接的方式设置的输入输出电路、第一寄存器、编码器、条目压缩电路，以及存储器阵列，其特征在于上述输入输出电路将第一或第二信息输出给上述第二信号线组；上述第一寄存器保持上述第一信息；上述编码器将根据经上述第二信号线组接收的上述第一和第二信息进行编码的第三信息，输出给第三信号线组；上述条目压缩电路通过对经上述第三信号线组连续输入的多个第三信息进行逻辑运算而产生第四信息，并将其输出给第四信号线组；以及上述存储器阵列存储经上述第四信号线组输入的第四信息，同时进行与经上述第三信号线组输入的第三信息的比较动作。7.如权利要求6所述的半导体器件，其特征在于上述编码器按多个位进行编码。8.如权利要求7所述的半导体器件，其特征在于上述条目压缩电路具有第一多个寄存器、比较电路以及OR运算电路，其中，上述第一多个寄存器存储多个上述第三信息，上述比较电路对分别存储在上述第一多个寄存器中的信息按各个位进行比较，以及上述OR运算电路通过根据上述比较电路的比较结果对分别存储在上述多个寄存器中的信息按各个位进行OR运算，产生上述第四信息。9.如权利要求8所述的半导体器件，其特征在于，包括第二和第三寄存器、译码器以及条目扩展电路，其中，上述条目扩展电路对通过上述第四信号线组从上述存储器阵列读出的第四信息进行分割而产生第一多个信息，并进行存储；上述译码器存储对通过第五信号线组接收的上述第一多个信息分别进行译码而得到的多个上述第一和第二信息；上述第二寄存器存储通过上述第五信号线组接收的多个上述第一信息；上述第三寄存器存储通过上述第五信号线组接收的多个上述第二信息；以及从上述第二信号线组通过上述输入输出电路，将保持在上述第二和第三寄存器中的多个上述第一和第二信息输出给上述第一信号线组。10.如权利要求9所述的半导体器件，其特征在于，包括计数器和由动态存储器单元构成的存储器阵列，其中，上述计数器在更新动作中，产生用于有选择地选择上述多个存储器单元的行地址。11.一种半导体器件，其特征在于，包括多条位线，沿上述多条位线的方向、与上述多条位线分别成对地设置的多条搜索线，沿与上述多条位线交叉的方向设置的多条字线，沿上述多条字线的方向设置的多条主匹配线，沿上述主匹配线方向、与上述多条主匹配线分别成对地设置的多条副匹配线，设置在上述多条位线与上述多条字线的各个交点...

【专利技术属性】
技术研发人员：半泽悟，阪田健，梶谷一彦，
申请(专利权)人：株式会社日立制作所，尔必达存储器株式会社，
类型：发明
国别省市：JP[日本]