存储缓冲器布置制造技术

本发明专利技术描述了存储器模块、存储器系统以及计算设备，它们包括用于缓冲存储器器件（１１４）的信号的存储缓冲器器件（１２０）。在一些实施方案中，存储缓冲器器件（１２０）被堆叠在其他存储缓冲器器件（１２０）之上，以减少该存储缓冲器器件（１２０）的电路板覆盖面积。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

技术介绍
存储器和存储控制器之间的数据传输速率在不断增加。为了改善信号在更高传输速率下的完整性，在存储器器件和存储控制器之间已经引入了存储缓冲器器件。例如，参见美国专利6,317,352“用于在存储控制器和存储器模块之间实现缓冲的菊链连接的装置(Apparatus for Implementing a Buffered Daisy Chain Connection Between a MemoryController and Memory Modules)”。存储缓冲器器件减少了连接到存储器总线的器件的数量，因此减少了在存储器总线上线头(stub)的数量，这些线头是信号反射的根源。而且，通过减少由存储控制器直接驱动的器件的数量，存储缓冲器器件也减少了存储控制器的负载。通过减少负载，存储控制器可以使用更快的信号速率和/或更低的信号电压。但是，存储缓冲器器件占用电路板的面积。减少存储缓冲器器件的电路板覆盖面积可以有助于满足不断增长的对更小外形因素以及更大存储容量的需求。附图说明在附图中，以示例的方式而非限制的方式来对本文所说明的专利技术进行图示。为了使图示简单且清楚起见，图形中所图示的元件本文档来自技高网...

【技术保护点】
一种存储器模块，包括：　　　　包括至少一条引线的电路板；　　　　附接到所述电路板的多个第一存储器器件；　　　　第一缓冲器器件，所述第一缓冲器器件被附接到所述电路板，并且被耦合在所述至少一条引线和所述多个第一存储器器件之间，用于缓冲它们之间的信令，以及　　　　第二缓冲器器件，所述第二缓冲器器件被堆叠在所述第一缓冲器器件之上，并且被耦合在所述至少一条引线和所述多个第一存储器器件之间，用于缓冲它们之间的信令。

【技术特征摘要】
US 2002-6-27 10/186,3571.一种存储器模块，包括包括至少一条引线的电路板；附接到所述电路板的多个第一存储器器件；第一缓冲器器件，所述第一缓冲器器件被附接到所述电路板，并且被耦合在所述至少一条引线和所述多个第一存储器器件之间，用于缓冲它们之间的信令，以及第二缓冲器器件，所述第二缓冲器器件被堆叠在所述第一缓冲器器件之上，并且被耦合在所述至少一条引线和所述多个第一存储器器件之间，用于缓冲它们之间的信令。2.根据权利要求1的存储器模块，还包括多个第二存储器器件，所述多个第二存储器器件被堆叠在所述第一存储器器件之上，并且被耦合在所述至少一条引线和所述多个第一存储器器件之间，用于缓冲它们之间的信令。3.根据权利要求1的存储器模块，其中所述第一缓冲器器件将数据信号施加到所述多个第一存储器器件，所述数据信号依赖于从所述至少一条引线接收的数据信号，以及所述第二缓冲器器件将地址信号施加到所述多个第一存储器器件，所述地址信号依赖于从所述至少一条引线接收的地址信号。4.根据权利要求1的存储器模块，其中所述第一缓冲器器件包括数据缓冲器，用于将数据信号施加到所述至少一条引线，所述数据信号依赖于从所述多个第一存储器器件接收的数据信号，以及所述第二缓冲器器件包括地址缓冲器，用于将地址信号施加到所述多个第一存储器器件，所述地址信号依赖于从所述至少一条引线接收的地址信号。5.根据权利要求4的存储器模块，其中所述第二缓冲器器件还包括控制器，用于将控制信号施加到所述多个第一存储器器件，所述控制信号依赖于来自所述至少一条引线的命令信号。6.根据权利要求1的存储器模块，其中所述第一缓冲器器件将地址信号施加到所述多个第一存储器器件，所述地址信号依赖于从所述至少一条引线接收的地址信号，以及所述第二缓冲器器件将数据信号施加到所述多个第一存储器器件，所述数据信号依赖于从所述至少一条引线接收的数据信号。7.一种与存储控制器一同使用的存储器模块，包括电路板，耦合到所述电路板用于存储数据的多个存储器器件，第一集成电路，所述第一集成电路被耦合到所述电路板，用于缓冲所述存储控制器和所述多个存储器器件之间的信号，以及第二集成电路，用于缓冲所述存储控制器和所述多个存储器器件之间的信号，其中所述第一集成电路的至少一部分位于所述第二集成电路和所述电路板之间。8.根据权利要求7的存储器模块，其中单个封装器件包括所述第一集成电路和所述第二集成电路。9.根据权利要求7的存储器模块，其中第一封装器件包括所述第一集成电路，以及第二封装器件包括所述第二集成电路。10.根据权利要求9的存储器模块，其中所述第一封装器件包括耦合到所述电路板的多条第一引线，以及所述第二封装器件包括耦合到所述多条第一引线的多条第二引线。11.根据权利要求7的存储器模块，其中所述第一集成电路将数据信号施加到所述多个存储器器件，所述数据信号依赖于从所述存储控制器接收的数据信号，以及所述第二缓冲器器件将地址信号施加到所述多个存储器器件，所述地址信号依赖于从所述存储控制器接收的地址信号。12.根据权利要求7的存储器模块，其中所述第一集成电路包括数据缓冲器，用于将数据信号施加到所述存储控制器，所述数据信号依赖于从所述多个存储器器件接收的数据信号，以及所述第二集成电路包括地址缓冲器，用于将地址信号施加到所述多个存储器器件，所述地址信号依赖于从所述存储控制器接收的地址信号。13.根据权利要求12的存储器模块，其中所述第二集成电路还包括控制器，用于将控制信号施加到所述多个存储器器件，所述控制信号依赖于从所述存储控制器接收的命令信号。14.根据权利要求7的存储器模块，其中所述第一集成电路将地址信号施加到所述多个存储器器件，所述地址信号依赖于从所述存储控制器接收的地址信号，以及所述第二集成电路将数据信号施加到所述...

【专利技术属性】
技术研发人员：纳仁德拉坎德卡，詹姆斯多德，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]