半导体设备及其测试方法技术

一种用于半导体设备的测试方法，所述半导体设备设置有使用由第一编码和第二编码组成的乘积码以实现存储器的纠错的ＥＣＣ电路，所述测试方法包括以下步骤：获得通过分别根据第一编码和第二编码的独立校正操作实现的第一通过／失效确定结果和第二通过／失效确定结果；将该结果分别记录在第一失效存储器和第二失效存储器中；执行与第一失效存储器的内容与第二失效存储器的内容有关的指定逻辑运算，如与运算；并根据逻辑运算的结果，对失效位和潜在失效位进行补救。

【技术实现步骤摘要】

本专利技术涉及一种具有存储器的半导体，更具体地，涉及一种具有用于校正存储器中的差错的乘积码ECC(差错校验和校正)电路的半导体设备，以及涉及一种测试此设备的方法。
技术介绍
用于在需要更新操作以保存数据的动态半导体存储设备的各种方法之一，通过排列半导体存储设备上的ECC电路，然后在进入低消耗功率模式时对整个芯片区域进行编码，并在退出低消耗功率模式时实现整个芯片区域的校正操作，则当周围温度Ta为85℃时，超级自更新(SSR)技术可以使更新周期延长至多达大约1秒。例如，在日本专利待审公开申请NO.2002-56671(JP，P2002-56674A)中公开了此SSR技术。图1A示出了使用SSR技术的现有技术的半导体存储设备的结构，而图1B给出了设置有乘积码奇偶校验位区域的存储单元阵列的结构的示意图。两个编码C1和C2分别为(n1，k1)编码和(n2，k2)编码；且通过利用编码C1对每一列的k1个信息点进行编码、以及利用编码C2对每一行的k2个信息点进行编码，以获得具有n1*n2的总长度的编码字，将k1*k2个信息点编码为k1行和k2列的二维排列。通过此类型编码获得的编码是线性(n1*本文档来自技高网...

【技术保护点】
一种半导体设备，包括：ＥＣＣ电路，使用由第一编码和第二编码组成的乘积码，执行存储器的纠错；以及用于使所述第一编码和第二编码中的一个编码独立操作的装置。

【技术特征摘要】
JP 2004-3-30 2004-1005791.一种半导体设备，包括ECC电路，使用由第一编码和第二编码组成的乘积码，执行存储器的纠错；以及用于使所述第一编码和第二编码中的一个编码独立操作的装置。2.一种设置有使用由第一编码和第二编码组成的乘积码的ECC电路来执行半导体存储设备的纠错的半导体设备，所述半导体设备包括第一编码电路，利用所述第一编码进行编码；第二编码电路，利用所述第二编码进行编码；第一解码电路，利用所述第一编码进行解码；第二解码电路，利用所述第二编码进行解码；奇偶校验产生电路，用于产生奇偶校验；校正子运算电路；以及控制电路，在利用所述第一编码和所述第二编码之一进行编码期间，并根据作为输入接收的控制信号来实现以下控制将半导体存储设备的数据作为输入提供给所述第一编码电路和所述第二编码电路之一；将来自向其提供了所述数据的编码电路的已编码输出作为输入提供给对所述奇偶校验产生电路；将产生的奇偶校验写入到所述半导体存储设备；从所述半导体存储设备中读取利用所述第一编码和所述第二编码之一编码后的数据；向所述第一解码电路和所述第二解码电路提供已经读取的数据；将向其提供了所述已读取数据的解码电路的输出提供给所述校正子运算电路，并执行校正操作；以及将已校正的位写入到所述半导体存储设备。3.一种半导体设备的测试方法，所述半导体设备具有使用由第一编码和第二编码组成的乘积码来执行存储器的纠错的ECC电路；所述测试方法包括以下步骤通过根据所述第一编码和所述第二编码独立实现的校正操作，获得第一通过/失效确定结果和第二通过/失效确定结果，并将这些结果分别记录到第一失效存储器和第二失效存储器中；执行与所述第一失效存储器的内容和所述第二失效存储器的内容相关的指定逻辑运算；以及根据所述逻辑运算的结果，对失效位和潜在失效位进行补救。4.根据权利要求3所述的测试方法，其特征在于所述指定逻辑运算是与运算。5.一种半导体设备的测试方法，所述半导体设备设置有使用由第一编码和第二编码组成的乘积码来执行存储器的纠错的ECC电路；所述测试方法包括以下步骤获得由所述第一编码和所述第二编码之一实现的通过/失效确定结果，并采用所述确定结果的互补图案作为掩蔽数据；以及利用所述掩蔽数据得到所述第一编码和所述第二编码的另一编码的通过/失效确定，以对失效位和潜在失效位进行补救。6.一种动态半导体存储设备的测试方法，所述动态半导体存储设备包括具有由第一编码和第二编码组成的乘积码实现的奇偶校验数据的存储区域的存储单元阵列；所述测试方法包括以下步骤将指定数值数据写入到所...

【专利技术属性】
技术研发人员：利穗吉郎，伊藤丰，
申请(专利权)人：尔必达存储器股份有限公司，
类型：发明
国别省市：JP[日本]