同步型半导体存储装置制造方法及图纸

本发明专利技术的同步型半导体存储装置，包括：时钟发生器，将外部时钟双分频，生成相位互相偏差１８０°的正相／反相时钟；命令解码器，将外部命令解码，并输出与解码结果对应的命令信号；延迟设定单元，可在外部时钟的预定的时钟周期数的范围内，选择性地设定具有外部时钟的偶数倍／奇数倍周期的偶数延迟／奇数延迟；延迟计数器，包括根据正相／反相时钟顺次将通过正相／反相时钟取入的命令信号移位、并且可根据时钟周期数切换控制信号路径的第一／第二计数器电路；第一控制单元，进行控制，以在设定偶数延迟时，以使通过正相时钟取入的命令信号仅经由上述第一计数器电路、且使通过反相时钟取入的命令信号仅经由第二计数器电路的方式构成信号路径，对相当于偶数延迟的时钟周期数进行计数；以及第二控制单元，进行控制，以在设定奇数延迟时，以将通过正相时钟取入的命令信号从第一计数器电路移位到第二计数器电路、且将通过反相时钟取入的命令信号从第二计数器电路移位到第一计数器电路的方式构成信号路径，对相当于奇数延迟的时钟周期数进行计数。

【技术实现步骤摘要】

本专利技术涉及一种与时钟同步动作的同步型半导体存储装置，特别是涉及一种具有在各种命令发布后根据延迟控制动作时序的构成的同步型半导体存储装置。
技术介绍
近年来，作为可对应于高速动作的同步型半导体存储装置，DDR(Double Data Rate，双倍数据速率)方式的SDRAM(SynchronousDynamic Random Access Memory，同步动态随机存取存储器)成为主流。在这种DDR方式的SDRAM(以下称为DDR-SDRAM)中，由于使用高速时钟，因此在进行读/写动作时，从发布命令到完成数据的传送需要相当的时钟周期数。因此，采用如下构成对应于DDR-SDRAM中的动作，预先设定外部时钟的预定的时钟周期数作为延迟，并设置根据内部时钟对设定的延迟进行计数的延迟计数器(例如参照特开2002-230973号公报)。在DDR-SDRAM中，可根据各种动作规定不同的延迟，并且可由用户在模式寄存器中预先设定所需的延迟。此外，伴随着DDR-SDRAM的不断更新，具有外部时钟不断高速化、需要的延迟不断增大的倾向。从而，作为DDR-SDRAM中的延迟计数器，要求可在较大的范围内对本文档来自技高网...

【技术保护点】
一种同步型半导体存储装置，其特征在于，包括：时钟发生器，将预定周期的外部时钟双分频，生成相位互相偏差１８０°的正相时钟及反相时钟，作为内部时钟；命令解码器，将输入的外部命令解码，并输出与解码结果对应的命令信号；延迟设 定单元，可在上述外部时钟的预定的时钟周期数的范围内，选择性地设定具有上述外部时钟的偶数倍周期的偶数延迟、或具有上述外部时钟的奇数倍周期的奇数延迟；延迟计数器，其包括第一计数器电路和第二计数器电路，所述第一计数器电路，根据上述正相时钟 顺次将通过上述正相时钟取入的上述命令信号移位，并且可根据上述时钟周期数切换控制信号路径，...

【技术特征摘要】
JP 2005-10-20 2005-3064181.一种同步型半导体存储装置，其特征在于，包括时钟发生器，将预定周期的外部时钟双分频，生成相位互相偏差180°的正相时钟及反相时钟，作为内部时钟；命令解码器，将输入的外部命令解码，并输出与解码结果对应的命令信号；延迟设定单元，可在上述外部时钟的预定的时钟周期数的范围内，选择性地设定具有上述外部时钟的偶数倍周期的偶数延迟、或具有上述外部时钟的奇数倍周期的奇数延迟；延迟计数器，其包括第一计数器电路和第二计数器电路，所述第一计数器电路，根据上述正相时钟顺次将通过上述正相时钟取入的上述命令信号移位，并且可根据上述时钟周期数切换控制信号路径，所述第二计数器电路，根据上述反相时钟顺次将通过上述反相时钟取入的上述命令信号移位，并且可根据上述时钟周期数切换控制信号路径；第一控制单元，进行控制，以在设定上述偶数延迟时，以使通过上述正相时钟取入的上述命令信号仅经由上述第一计数器电路、且使通过上述反相时钟取入的上述命令信号仅经由上述第二计数器电路的方式构成信号路径，对相当于上述偶数延迟的时钟周期数进行计数；以及第二控制单元，进行控制，以在设定上述奇数延迟时，以将通过上述正相时钟取入的上述命令信号从上述第一计数器电路移位到上述第二计数器电路、且将通过上述反相时钟取入的上述命令信号从上述第二计数器电路移位到上述第一计数器电路的方式构成信号路径，对相当于上述奇数延迟的时钟周期数进行计数。2.根据权利要求1所述的同步型半导体存储装置，其特征在于，上述第一计数器电路和上述第二计数器电路，利用共同的构成...

【专利技术属性】
技术研发人员：藤泽宏树，久保内修一，黑木浩二，
申请(专利权)人：尔必达存储器株式会社，
类型：发明
国别省市：JP[日本]