不增加工艺复杂性和成本的用于实现高可靠性的半导体存储器件制造技术

技术编号:3082865 阅读:163 留言:0更新日期:2012-04-11 18:40
一种半导体存储器件,设置有DRAM阵列(2)和控制电路(1)。DRAM阵列(2)包括第一和第二存储区域(2A、2B)。控制电路(1)控制对所述DRAM阵列(2)的存取,以便所述第一存储区域(2A)的数据保持特性优于所述第二存储区域(2B)的数据保持特性。

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器件,尤其是涉及一种包含DRAM(“动态随机存取存储器”)阵列的半导体存储器件及其操作方法。
技术介绍
有两种类型的半导体存储器非易失性存储器如闪存,和易失性存储器如DRAM。对于这两种类型的半导体存储器,最重要的问题之一是提高数据保持特性(即,数据保存可靠性)。影响数据保持特性的因素取决于存储器的类型。闪存的一个问题是由重复的数据写操作所引起的隧道氧化膜的退化;隧道氧化膜的退化使得难以保持电子和空穴注入到浮置栅中。在闪存中数据保持特性的退化通常是由隧道氧化膜的退化引起的,因此,数据保持特性的退化是“不可逆变化”。维持数据保持特性的一种方式是用冗余单元代替退化单元。另一已知的方式是使用外部的ECC(错误校正码)电路。例如,日本特开专利申请JP-A 2002-91831公开了一种闪存,其对于存储区域的特定多个区域利用了软件ECC。当隧道氧化膜退化时,这能有效地避免数据保持特性的退化。换句话说,相比剩余的存储区域而言,将数据重写到应用了ECC的特定存储区域的容许次数增加了。另一方面,对于DRAM,由于单元数据通过单元电容器被存储为电荷,因此数据出错主要是由单元电容器的电荷泄漏引起的。为了避免数据出错,在DRAM中以特定时间间隔重复执行数据刷新。数据刷新使得单元电容器再次充电。如此所描述的,DRAM的数据保持特性取决于积累在单元电容器中的电荷量,而该数据保持特性不会不可逆转地退化。提高数据保持特性的一种方式是例如通过增加单元电容器的电容值来增加积累的电荷。日本特开专利申请JP-A Heisei 8-212772公开了这种DRAM,在该DRAM中,在需要高可靠性的高可靠性区域中,字线和位线的间距比其它区域中的字线和位线的间距大。这使高可靠性区域中单元电容器的电容值增加了,并由此增加了单元电容器中积累的电荷。然而,根据本专利技术的专利技术人的研究,在该特开专利申请中公开的DRAM不期望地增加了制造工艺的复杂性。在所公开的DRAM中,高可靠性区域中的字线和位线的间距比其它区域中字线和位线的间距大,因此高可靠性区域和其它区域之间的存储单元的形态不同。在单芯片内集成不同形态的存储单元不希望地降低了整个芯片的制造工艺的一致性,并因此增加了制造工艺的复杂性。
技术实现思路
在本专利技术的一个方面中,半导体存储器件配置有DRAM阵列和控制电路。DRAM阵列包括第一和第二存储区域。控制电路对DRAM阵列的存取进行控制,以使得第一存储区域的数据保持特性优于第二存储区域的数据保持特性。在优选的实施例中,控制电路以多个存取单元为单位执行对第一存储区域的数据存取,其中所述的存取单元的每一个都包括多个存储单元,以及以多个存储单元为单位执行对第二存储区域的数据存取。在一个实施例中,第一存储区域内的每个存取单元包括分别连接至第一和第二位线的第一和第二存储单元。第一和第二位线连接至相同的读出放大器。当数据“H”被写入到所选的存取单元中时,同时选择连接至属于所述存取单元的两个存储单元的两条字线,并且数据“H”随后被写入到第一存储单元中,而互补数据“L”被写入到第二存储单元中。在该存取单元的读操作中,在第一和第二位线预充电之后同时选择这两条字线。这导致在第一位线上出现了对应于数据“H”的高电压电平,以及在第二位线上出现了对应于数据“L”的低电压电平。读出放大器基于第一和第二位线上的电压电平之间的差来识别存储在该存取单元中的数据。在常规DRAM中的典型数据读操作中,在写操作时仅选择一条字线。当选择存储数据“H”的存储单元时,在连接至被选存储单元的位线上出现了对应于数据“H”的电压电平。读出放大器根据位线上的电压电平和电源电平一半之间的差来识别被选存储单元中存储的数据。然而,当电荷从被选存储单元的单元电容器泄漏时,位线上的电压电平降低了,且读出放大器的读出性能退化了。在最差的情况下,位线上的电压电平降低到电源电压电平的一半以下,由此读出放大器错误地将存储在被选存储单元中的数据识别为数据“L”。在根据本专利技术的半导体存储器件中,另一方面,基于第一位线上的电压电平和第二位线上的电压电平识别在被选存取单元中存储的数据,其中所述第一位线上的电压电平最初比电源电压的一半高,而第二位线上的电压电平毫无疑问地比电源电压的一半低。尽管由于单元电容器的电荷泄漏而使得第一位线上的电压电平会降低,但由于第一和第二位线上的电压电平的差足够大,而使得保持了读出放大器的读出性能。即使当第一位线上的电压电平降低到电源电平的一半以下时,只要第一位线上的电压电平比第二位线上的高,读出放大器就仍然可以正确地将存储在存取单元中的数据识别为数据“H”。如此所描述的,设计根据本专利技术的半导体存储器件,以使得相比第二存储区域而言选择性地提高了第一存储区域的数据保持特性(即,第一存储区域的数据保存可靠性)。在优选的应用中,用于系统操作的重要数据,例如程序,存储在具有高可靠性的第一存储区域中,而由程序处理的图像和/或音频数据存储在第二存储区域中。这种应用是有利的,因为程序的错误对于系统操作是致命的,而其它数据的错误通常不会造成系统冻结。根据将被存储的数据的类型,本专利技术能部分地提高DRAM阵列的数据存储可靠性。因为没有提高整个DRAM阵列的可靠性,所以本专利技术避免了芯片尺寸和成本的不必要的增加。另外,本专利技术消除了为了部分提高存储器可靠性而在单个存储芯片中集成不同形态的存储单元的需要;即使当所有的存储单元都具有相同的结构,也可以通过在第一存储区域中同时选择多条字线来实施本专利技术。所有的存储单元都具有相同结构的情形对于避免使用复杂的制造工艺来说是更为优选的。附图说明结合附图从下面的描述,本专利技术的以上和其它优点和特征将更加显而易见,其中图1示意性地示出了本专利技术实施例中的半导体存储器件结构的框图;图2示出了本专利技术第一实施例中的DRAM的存取方法图;图3示出了第一实施例中的示例性读操作的时序图;图4示出了第一实施例中的另一示例性读操作的时序图;图5示意性地示出了现有技术和本专利技术第一实施例中的半导体存储器件之间的比较图;和图6示出了本专利技术第二实施例中的刷新操作图。具体实施例方式现在将参考示例性实施例描述本专利技术。本领域技术人员将认识到,利用本专利技术的教导可以完成许多可选的实施例,并且本专利技术不限于为了说明目的而示例的各实施例。图1示意性地示出了根据本专利技术的半导体存储器件的优选结构的框图。图1中所示的半导体存储器件配置有需要数据刷新的DRAM阵列2。DRAM阵列2包括存储单元3的阵列、一组字线WL和一组位线BL。字线WL和位线BL彼此交叉,并且存储单元3布置在字线WL和位线BL的各个交叉点处。各存储单元3具有相同的结构。连接到字线WL的是选择字线WL的行译码器4。另外,列译码器5和读出放大器6连接至位线BL。列译码器5选择位线BL,读出放大器6根据位线BL的电压电平来识别存储在存储单元3中的单元数据,并且向外输出所识别的单元数据。读出放大器6包括用于将位线BL预充电到预定电压电平的预充电电路(未示出)。控制电路1将地址信号和控制信号馈送到行译码器4、列译码器5和读出放大器6,由此控制对DRAM阵列2的存取。DRAM阵列2分成具有不同数据保持特性的多个区域。在该实施例中,DRAM阵列2分成第一存储区域本文档来自技高网
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【技术保护点】
一种半导体存储器件,包括:DRAM阵列,其包括第一和第二存储区域;和控制电路,其控制对所述DRAM阵列的存取,以使得所述第一存储区域的数据保持特性优于所述第二存储区域的数据保持特性。

【技术特征摘要】
JP 2005-11-15 JP2005-3298831.一种半导体存储器件,包括DRAM阵列,其包括第一和第二存储区域;和控制电路,其控制对所述DRAM阵列的存取,以使得所述第一存储区域的数据保持特性优于所述第二存储区域的数据保持特性。2.根据权利要求1的半导体存储器件,其中所述DRAM阵列内的所有存储单元具有相同的结构。3.根据权利要求1的半导体存储器件,其中所述的控制电路以多个存取单元为单位执行对所述第一存储区域的存取,其中所述多个存取单元的每一个包括n个存储单元,n是2或2以上的整数,且同时以多个存储单元为单位执行对所述第二存储区域的存取。4.根据权利要求3的半导体存储器件,其中所述的n是2。5.根据权利要求4的半导体存储器件,其中所述的两个存储单元分别连接至一对互补位线,所述的互补位线连接至同一读出放大器。6.根据权利要求1的半导体存储器件,其中所述的第一存储区域包括多个存储单元,和分别连接至所述多个存储单元的多条字线,其中在写操作期间所述控制电路从所述多条字线中选择n条字线,其中n是2或2以上的整数。7.根据权利要求6的半导体存储器件,其中所述n条字线包括第一字线,其连接至所述多个存储单元的第一存储单元;和第二字线,其连接至所述多个存储单元的第二存储单元,其中所述第一存储单元连接至第一位线,和其中所述第二存储单元连接至第二位...

【专利技术属性】
技术研发人员:高桥弘行
申请(专利权)人:恩益禧电子股份有限公司
类型:发明
国别省市:JP[日本]

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