基于1T1R阵列的可重构状态逻辑操作电路及方法技术

本发明专利技术公开了一种基于1T1R阵列的可重构状态逻辑操作电路及方法，包括1T1R阵列，1T1R阵列设置有多个1T1R单元，每个1T1R单元包括一个NMOS晶体管和一个忆阻器，忆阻器的底端电极与所述NMOS晶体管的漏极相连；位于同一行的1T1R单元中的NMOS晶体管的源极连接到同一字线，位于同一列的1T1R单元的NMOS晶体管的栅极连接到同一栅线，位于同一列的1T1R单元的忆阻器的顶端电极连接到同一位线；或者同一行的任意三个1T1R单元形成行式逻辑电路结构，或者同一列的任意三个1T1R单元形成列式逻辑电路结构；行式逻辑电路结构和列式逻辑电路结构用于逻辑运算并存储运算结果。本发明专利技术利用1T1R阵列进行可重构状态逻辑运算，实现布尔逻辑运算与数据存储相融合。数据存储相融合。数据存储相融合。

【技术实现步骤摘要】
基于1T1R阵列的可重构状态逻辑操作电路及方法


[0001]本专利技术涉及电子电路
，特别是涉及一种基于1T1R阵列的可重构状 态逻辑操作电路及方法。

技术介绍

[0002]传统的冯
·
诺依曼计算架构存在存储墙问题，存储单元和计算单元是分离 的，在执行各种计算任务时，大量的数据在存储单元和计算单元之间来回移动， 并且存储单元的读写速度远慢于计算单元的计算速度，限制了计算速度并造成 计算系统的高功耗和延时。随着人工智能应用对计算和存储需求的不断提升， 存算分离造成的问题将会日益突出。一种消除存储单元和计算单元之间数据移 动可行的方法是存储和计算一体化，即实现数据存储的同时也能够实现原位计 算。忆阻器是两端纳米级电子器件，具有高开关速度、非易失性、可变的阻值 状态、低功耗、高可扩展性、与CMOS工艺相兼容等优点，使其在逻辑运算和 存储等方面具有广泛的应用价值。
[0003]基于忆阻器的逻辑运算方法大致可以分为三种：V
‑
V逻辑运算、V
‑
R逻辑运 算和R
>‑
R逻辑本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于1T1R阵列(1)的可重构状态逻辑操作电路，其特征在于，包括1T1R阵列(1)，1T1R阵列(1)设置有至少三个1T1R单元，每个1T1R单元包括一个NMOS晶体管和一个忆阻器，所述忆阻器的底端电极与所述NMOS晶体管的漏极相连；位于同一行的1T1R单元中的NMOS晶体管的源极连接到同一字线，位于同一列的1T1R单元中的NMOS晶体管的栅极连接到同一栅线，位于同一列的1T1R单元中的忆阻器的顶端电极连接到同一位线；同一行的任意三个1T1R单元形成行式逻辑电路结构(11)，行式逻辑电路结构(11)用于逻辑运算并存储运算结果。2.根据权利要求1所述的基于1T1R阵列(1)的可重构状态逻辑操作电路，其特征在于：所述忆阻器的置位电压和复位电压分别为V
SET
和V
RES
，2|V
RES
|<V
SET
；所述忆阻器呈高阻态R
H
或低阻态R
L
，R
H
>R
L
，高阻态R
H
和低阻态R
L
分别表示逻辑0和1。3.根据权利要求1所述的基于1T1R阵列(1)的可重构状态逻辑操作电路，所述行式逻辑电路结构(11)包括三个1T1R单元，第一个1T1R单元设置有忆阻器M
p
和NMOS晶体管T
p
，第二个1T1R单元设置有忆阻器M
q
和NMOS晶体管T
q
，第三个1T1R单元设置有忆阻器M
s
和NMOS晶体管T
s
；忆阻器M
p
和忆阻器M
q
的阻值状态分别表示逻辑输入p和q；所述忆阻器M
s
的初始阻值状态为低阻态R
L
，并且所述忆阻器M
s
经过逻辑运算之后的阻值状态表示逻辑输出s；忆阻器M
p
、忆阻器M
q
和忆阻器M
s
的顶端电极分别连接到位线BL
p
、位线BL
q
和位线BL
s
，NMOS晶体管T
p
、NMOS晶体管T
q
和NMOS晶体管T
s
的栅极分别连接到栅线GL
p
、栅线GL
q
和栅线GL
s
，NMOS晶体管T
p
、NMOS晶体管T
q
和NMOS晶体管T
s
的源极连接到同一字线WL。4.一种基于1T1R阵列(1)的可重构状态逻辑操作电路，其特征在于，包括1T1R阵列(1)，1T1R阵列(1)设置有至少三个1T1R单元，每个1T1R单元包括一个NMOS晶体管和一个忆阻器，所述忆阻器的底端电极与所述NMOS晶体管的漏极相连；位于同一行的1T1R单元中的NMOS晶体管的源极连接到同一字线，位于同一列的1T1R单元中的NMOS晶体管的栅极连接到同一栅线，位于同一列的1T1R单元中的忆阻器的顶端电极连接到同一位线；位于同一列的任意三个1T1R单元形成列式逻辑电路结构(12)，列式逻辑电路结构(12)用于逻辑运算并存储运算结果。5.根据权利要求4所述的基于1T1R阵列(1)的可重构状态逻辑操作电路，其特征在于：所述忆阻器的置位电压和复位电压分别为V
SET
和V
RES
，2|V
RES
|<V
SET
；所述忆阻器呈高阻态R
H
或低阻态R
L
，R
H
>R
L
，高阻态R
H
和低阻态R
L
分别表示逻辑0和1。6.根据权利要求4所述的基于1T1R阵列(1)的可重构状态逻辑操作电路，所述列式逻辑电路结构(12)包括三个1T1R单元，第一个1T1R单元设置有忆阻器M
p
和NMOS晶体管T
p
，第二个1T1R单元设置有忆阻器M
q
和NMOS晶体管T
q
，第三个1T1R单元设置有忆阻器M
s
和NMOS晶体管T
s
；忆阻器M
p
和忆阻器M
q
的阻值状态分别表示逻辑输入p和q；所述忆阻器M
s
的初始阻值状态为低阻态R
L
，并且所述忆阻器M
s
经过逻辑运算之后的阻值状态表示逻辑输出s；忆阻器M
p
、忆阻器M
q
和忆阻器M
s
的顶端电极连接到同一位线BL，NMOS晶体管T
p
、NMOS晶体管T
q
和NMOS晶体管T
s
的栅极连接到同一栅线GL，NMOS晶体管T
p
、NMOS晶体管T
q
和NMOS晶体管T
s
的源极分别连接到字线WL
p
、字线WL
q
和字线WL
s
。7.根据权利要求3所述的可重构状态逻辑操作电路的操作方法，其特征在于：
在栅线GL
s
上施加电压V
S
，V
S
大于NMOS晶体管的阈值电压，字线WL和栅线GL
p
、栅线GL
q
接地，在位线BL
p
、位线BL
q
和位线BL
s
上施加电压V
SET
，将忆阻器M
s
初始化到低阻态R
L
；在栅线GL
p

【专利技术属性】
技术研发人员：段书凯，罗丽，王丽丹，胡小方，
申请(专利权)人：西南大学，
类型：发明
国别省市：