一种半导体晶体管及其制备方法技术

本发明专利技术提供一种晶体管及其制备方法，该晶体管在衬底上具有一半导体沟道层，在沟道层上具有一高k栅介质层，并在其上形成一栅极结构，该栅极结构包括两侧墙及位于其中的栅介质层，高k栅介质层的宽度大于栅极结构的宽度，在栅极结构两侧的半导体上和超出栅极结构的高k栅介质部分分别形成源极和漏极。本发明专利技术的晶体管实现优化半导体晶体管，尤其是窄带隙半导体晶体管能带分布的器件结构，通过调控源漏端的能带，从而能够抑制关态电流和静态能耗，并且能够与产业化半导体工艺相兼容，能够实现大规模集成化制备。集成化制备。集成化制备。

【技术实现步骤摘要】
一种半导体晶体管及其制备方法


[0001]本专利技术属于涉及一种半导体器件及其制作方法，尤其涉及一种具有非硅新型半导体材料沟道层的晶体管及其制备方法。

技术介绍

[0002]随着半导体集成电路技术向下持续微缩到3nm以下技术节点，硅基集成电路有可能会达到硅材料以及物理量子力学的极限。电子业界的继续发展，迫切需要寻找新的更有潜力和优势的材料来延伸硅材料，突破摩尔定律的极限。碳纳米管(CNTs)具有较高的载流子迁移率和较长的平均自由程、纳米尺度的管径，可以用来构建速度更快、功耗更低、尺寸更小的纳米场效应晶体管，因此碳纳米管(CNTs)电子被认为是有可能延伸硅基CMOS器件和继续支撑摩尔定律的未来信息技术之一。
[0003]对于低维材料像碳纳米管、石墨烯、黑磷或二维材料其禁带宽度普遍比硅小，其中碳纳米管典型带隙约为0.8eV，对应硅带隙约为1.12eV，由于带隙较窄，关态下漏端带间隧穿势垒宽度被大幅度压缩，产生了较大的隧穿电流，影响静态能耗(如图1所示)。对应晶体管的关态隧穿效应比硅基晶体管显著,而且目前对于这种无掺杂MOS的结构，均存在漏端电场过于集中和过强导致沟道偏漏端附近存在的肖特基势垒过薄，导致肖特基隧穿严重。而且在晶体管的制备过程无离子注入和掺杂，因此无法实现硅基晶体管的轻掺杂源漏(LDD)来精细调控漏端掺杂浓度在空间上的分布，从而降低短沟道效应、结漏电流和寄生电流等负面效应。此外，上述窄带隙纳米材料具有较好的界面性质，表面态少，与金属接触不存在费米钉扎效应，也很难以通过调整接触金属功函数来调节能带结构。
[0004]针对该问题已有解决的方案是反馈栅结构，通过给沟道偏漏端附近连接一个反馈栅，反馈栅与漏端金属电极电学相连接，从而使得在漏端钳位一个不随漏偏电压改变的矩形势垒，从而极大抑制了肖特基隧穿，抑制了关态泄露电流，提高了开关比。目前已有的半自对准反馈栅工艺仍然存在许多不足，上述工艺仍然局限在实验室工艺，与当前集成电路产业工艺不兼容，无法进行大规模制备，无法在尺寸小于90nm的技术节点上进行实现，存在尺寸缩减(scaling-down)方面的困难。
[0005]因此，当前需要设计一种能够优化半导体晶体管能带分布的器件结构，能够抑制关态电流和静态能耗，并且能够与产业化半导体工艺相兼容，能够实现大规模集成化制备。

技术实现思路

[0006]本专利技术针对以上现有技术中存在问题，提出一种半导体晶体管及其制备方法，本专利技术的技术方案具体如下：
[0007]一种半导体晶体管，其包括一衬底，在所述衬底上具有一半导体沟道层，在所述半导体沟道层上具有第一宽度W1的高k栅介质层，其上具有一第二宽度W2的栅结构，所述栅结构包括两侧墙及位于其中的栅极，其特征在于：
[0008]所述第一宽度W1大于第二宽度W2，在所述栅结构两侧的半导体沟道层上和高k栅
介质层的展宽部分上分别覆盖有源极和漏极。
[0009]所述半导体沟道层为窄带隙半导体材料，选自碳纳米管、石墨烯、二维材料如二硫化钼、二硫化钨、黑磷。
[0010]优选地，在所述源极和漏极上具有钨塞以进行金属互联。
[0011]优选地，所述衬底选自氧化硅、石英、玻璃、氧化铝等硬质绝缘材料以及PET、PEN、聚酰亚胺等耐高温柔性绝缘材料。
[0012]所述源极和漏极可选自氮化钛(TiN)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、铂(Pt)、钪(Sc)、钇(Y)、铒(Er)等金属或者上述金属的不同类的叠层组合。
[0013]所述高k栅介质层可选自氧化铪、氧化锆、氧化铝、氧化钇、氧化镧、氧化钛，或上述氧化物的不同类叠层结构或三元化合物结构。
[0014]本专利技术另一方面提供了一种采用前栅工艺的半导体晶体管的制备方法，具体包括以下步骤：
[0015]S1:提供一衬底，在其上形成一半导体沟道层，并进一步在其上沉积高k栅介质层；
[0016]S2:在高k栅介质层形成栅极，并在所获得的结构上沉积低k介质层，所述低k介质层覆盖所述高k栅介质层及该栅电极侧壁和顶部；
[0017]S3:采用第一刻蚀气体对所述低k介质层进行回刻形成侧墙，并以所述侧墙的图案为掩膜进一步对其下面一层的高k栅介质层进行刻蚀去除，形成具有第一宽度W1的栅结构(如图7所示)；
[0018]S4:采用第二刻蚀气体对所述低k侧墙进行进一步回刻，同时保持其下层的高k栅介质层不被刻蚀，形成具有第二宽度W2的栅结构(如图8所示)；
[0019]S5:在步骤S4获得的结构上沉积源漏金属层，形成最终晶体管结构。
[0020]进一步在所述源漏金属层形成钨塞和层间介质层。
[0021]进一步地，首先沉积源漏金属层，然后对其进行图形化，然后沉积层间介质层，并形成与源漏金属层对应的通孔，在通孔中形成钨塞。
[0022]进一步地，首先形成一层间介质层，然后形成通孔，随后在通孔中同时沉积源漏金属层和钨塞。
[0023]所述第一刻蚀气体中可采用氯基、溴基或氟基刻蚀气体，所述第二刻蚀气体可采用氟基一类刻蚀气体。
[0024]所述半导体沟道层为窄带隙半导体材料，选自碳纳米管、石墨烯、二维材料如二硫化钼、二硫化钨、黑磷。
[0025]所述所述低k介质层选自氧化硅(SiO2)、氟氧化硅(SiOF)、含碳氧化硅(SiOCH)、氢倍半硅氧(HSSQ)、甲基倍半硅氧(MSSQ)、有机聚合物、无机聚合物或TEOS及其叠层结构，高k栅介质层选自氧化铪、氧化锆、氧化铝、氧化钇、氧化镧、氧化钛，或上述氧化物的不同类叠层结构或三元化合物结构。
[0026]优选地，所述源极和漏极选自氮化钛(TiN)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、铂(Pt)、钪(Sc)、钇(Y)、铒(Er)等金属或者上述金属的不同类的叠层组合。
[0027]本专利技术的另一方面提供了一种采用后栅工艺的半导体晶体管的制备方法，具体包
括以下步骤：
[0028]S1:提供一衬底，在其上形成一半导体沟道层，并进一步在其上沉积第一高k栅介质层；
[0029]S2:在所述第一高k栅介质层形成假栅并在所获得的结构上沉积低k介质层，所述低k介质层覆盖所述第一高k栅介质层及该假栅电极侧壁和顶部；
[0030]S3:采用第一刻蚀气体对所述低k介质层进行回刻形成侧墙，并以所述侧墙为图案为掩膜进一步对第一高k栅介质层进行刻蚀去除，形成具有第一宽度W1的假栅结构；
[0031]S4:采用第二刻蚀气体对所述侧墙进行进一步回刻，同时保持第一高k栅介质层不被刻蚀，形成具有第二宽度W2的假栅结构；
[0032]S5:在步骤S4获得的结构上沉积源漏金属层，并在所述源漏金属层形成钨塞和层间介质层；
[0033]S6:采用掩膜工艺定义出假栅电极图案，并对假栅去除，然后在在其中形成金属栅极。
[0034]优选地，上述半导体沟道层为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体晶体管，其包括一衬底(100)，在所述衬底(100)上具有一半导体沟道层(101)，在所述半导体沟道层(101)上具有第一宽度W1的高k栅介质层(102)，其上具有一第二宽度W2的栅结构，所述栅结构包括两侧墙及位于其中的栅极(103)，其特征在于：所述第一宽度W1等于或大于第二宽度W2，在所述栅结构两侧具有源极(106)和漏极(107)。2.如权利要求1所述的半导体晶体管，其特征在于，所述半导体沟道层(101)为窄带隙半导体材料，可以选自碳纳米管、石墨烯、二维材料如二硫化钼、二硫化钨、黑磷、或者这些材料在同一平面或不同叠层上的各种组合。3.如权利要求1所述的半导体晶体管，其特征在于，在所述源极(106)和漏极(107)上具有钨塞(108)以进行金属互连。4.如权利要求1所述的半导体晶体管，其特征在于，所述衬底(100)选自氧化硅、石英、玻璃、氧化铝等硬质绝缘材料以及PET、PEN、聚酰亚胺等耐高温柔性绝缘材料。5.如权利要求1所述的半导体晶体管，其特征在于，所述源极(106)和漏极(107)选自氮化钛(TiN)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、钼(Mo)、钨(W)、钯(Pd)、铂(Pt)、钪(Sc)、钇(Y)、铒(Er)等金属或者上述金属的不同类的叠层组合。6.如权利要求1所述的半导体晶体管，其特征在于，所述高k栅介质层(102)选自氧化铪、氧化锆、氧化铝、氧化钇、氧化镧、氧化钛或上述氧化物的不同类叠层结构或三元化合物结构。7.一种如权利要求1-6所述半导体晶体管的制备方法，其特征在...

【专利技术属性】
技术研发人员：张志勇，梁世博，徐琳，林艳霞，
申请(专利权)人：北京大学北京华碳元芯电子科技有限责任公司，
类型：发明
国别省市：