校准电路制造技术

一种校准电路，包含第一副本缓冲器和第二副本缓冲器，第一副本缓冲器具有与组成输出缓冲器的上拉电路实质相同的电路配置，而第二副本缓冲器具有与组成输出缓冲器的下拉电路实质相同的电路配置。当发出第一校准命令ＺＱＣＳ时，激活控制信号ＡＣＴ１或ＡＣＴ２，并实行第一副本缓冲器或第二副本缓冲器的校准操作。当发出第二校准命令ＺＱＣＬ时，激活控制信号ＡＣＴ１、ＡＣＴ２，并实行第一副本缓冲器和第二副本缓冲器的校准操作。

【技术实现步骤摘要】

本专利技术涉及校准电路，具体地说，涉及一种调整半导体器件中所 设输出缓冲器阻抗用的校准电路。本专利技术还涉及一种数据处理系统， 所述系统包括具有校准电路的半导体存储器件。
技术介绍
近年来，半导体器件之间(如CPU和存储器之间)需要以很高的数据传输速率进行数据传输。为了实现高数据传输速率，不断减小输入/ 输出信号的幅度。如果输入/输出信号减小了幅度，那么输出缓冲器的 期望的阻抗精确性变得困难。输出缓冲器的阻抗随制造期间的工艺条件而变化。另外，在它的 实际使用中，输出缓冲器的阻抗会受到环境温度及电源电压变化的影 响。当需要传输缓冲器的高阻抗精确性时，使用能够调节其阻抗的输出缓冲器(日本专利申请待审公开No. 2002-152032 、 2004-32070 、 2006-203405和2005-159702)。通过一般被称作为校准电路的电路 来调整该输出缓冲器的阻抗。如同日本专利申请待审公开No. 2006-203405和2005-159702中所 公开的那样，校准电路包括具有与输出缓冲器相同配置的副本缓冲器 (reolica buffer)。当实行校准操作时，外部电阻器与校准端子相连， 校准端子的电压与基准电压进行比较，并因此来调整副本缓冲器的阻 抗。然后，副本缓冲器的调整结果反映到输出缓冲器中，因此把输出 缓冲器的阻抗设置为期望值。在校准操作中，多次实行调整步骤，这种步骤包括电压比较和副 本缓冲器的阻抗更新。使副本缓冲器的阻抗接近期望值。然而，校准操作中的电压比较和副本缓冲器阻抗变化要占去一定 的时间。因此，如果外部时钟的频率较高，就不会在每次激活外部时 钟时实行这样的调整步骤。在这种情况下，通过对外部时钟进行分频 而产生具有更低频率的内部时钟，而且与内部时钟同步地实行所述调 整步骤。通常由外部时钟周期的个数(如64个时钟周期)确定校准操作的 实行周期(校准周期)。当外部时钟的分频数增大时，校准周期中实行 的调整步骤的次数减小。假定由m来表示用于确定校准周期的外部时钟 周期的个数，而由n来表示分频数，则由m/n来表示校准周期中内部时 钟激活的次数，即调整步骤的次数。如果外部时钟的频率增大，则分 频数n必然会增大，因而，校准周期中实行的调整步骤的次数进一步减 小。通常，在校准操作中，对具有与包括在输出缓冲器中的上拉电路 相同配置的副本缓冲器进行调整，然后对具有与包括在输出缓冲器中 的下拉电路相同配置的副本缓冲器进行调整。在传统的校准电路中， 校准周期被分为第一半部和第二半部。在第一半部中调整上拉副本缓 冲器，而在第二半部中调整下拉副本缓冲器。由此，上拉和下拉副本缓冲器实行的调整步骤的次数分别减半， 因而不会实行足够的校准操作。此外，由于普通的校准电路使用先前校准操作中的最终代码而实 行第一调整步骤，所以，在第一调整步骤中不会更新阻抗。在第二调 整步骤开始阻抗更新。阻抗更新的次数比调整步骤的次数小l。因此， 当分频数增大时，实际的阻抗更新次数剧烈地减小。譬如，假定用于确定校准周期的外部时钟周期的个数m是64个时 钟周期，而分频数n是8，那么校准周期中内部时钟的激活次数是 8(二64/8)。这个数字减半后被分配给上拉端和下拉端。上拉端和下拉 端的调整步骤的次数均为4。由于第一调整步骤中不会更新阻抗，则上 拉端和下拉端的阻抗更新次数均为3(=4-1)。如果外部时钟的速度增大且分频数n为16，那么内部时钟的激活 次数仅为4(=64/16)。上拉端和下拉端的调整步骤的次数均为2。阻抗 更新次数为1(=2-1)。如果外部时钟的速度更为增大，且分频数n也更为增大，那么阻抗更新的次数是o。在这种情况下，校准操作不能实行。
技术实现思路
开发本专利技术用以解决上述问题。于是，本专利技术的目的是提供一种 校准电路，即使在外部时钟频率较高的情况下，所述电路也能充分地 实行校准操作。按照本专利技术一方面的校准电路，它包括-第一副本缓冲器，具有与输出缓冲器中包含的上拉电路和下拉电路之一实质相同的电路配置；以及第二副本缓冲器，具有与所述上拉电路和下拉电路中的另一个实 质相同的电路配置，其中响应第一校准命令，交替实行第一副本缓冲器的校准操作和第二 副本缓冲器的校准操作。按照本专利技术另一方面的校准电路，它包括-第一副本缓冲器，具有与输出缓冲器中包含的上拉电路和下拉电 路之一实质相同的电路配置；以及第二副本缓冲器，具有与所述上拉电路和下拉电路中的另一个实 质相同的电路配置，其中响应第一校准命令，实行第一副本缓冲器或第二副本缓冲器的校 准操作，并且响应第二校准命令，实行第一副本缓冲器和第二副本缓 冲器的校准操作。按照本专利技术，当发出第一校准命令时，不会同时实行第一副本缓 冲器的校准操作和第二副本缓冲器的校准操作，而是实行两者之一。 因此，使校准周期中的阻抗更新次数增大，而且即使外部时钟频率较 高，也能够实行充分的校准操作。附图说明通过下面结合附图对本专利技术进行详细描述，将使本专利技术的上述和 其他方面、特征和优点会变得更加明显，其中 图l是本专利技术优选实施例校准电路的电路图2是图1所示上拉端的副本缓冲器的电路图； 图3是图1所示下拉端的副本缓冲器的电路图； 图4是图1所示控制信号发生电路的电路图； 图5是示出一个调整步骤的时序图示例；图6是包含图1所示校准电路的半导体器件主要部分方框图；图7是图6所示输出缓冲器的电路图；图8是图6所示前级电路的电路图；图9是说明短校准操作的时序图；图10是表示校准端子处电位变化的示例曲线；图ll是表示校准端子处电位变化的另一示例曲线； 图12是说明长校准操作的时序图；以及图13是表示使用DRAM的数据处理系统方框图，其中本专利技术应用于 所述DRAM中。具体实施方式以下将结合附图详细描述本专利技术的优选实施例。图1是本专利技术优选实施例校准电路100的电路图。如图1所示，本实施例的校准电路100包括副本缓冲器110、 120 和130;用于控制副本缓冲器110、 120阻抗的计数器141;用于控制副 本缓冲器130阻抗的计数器142;用于控制计数器141的比较器151;用 于控制计数器142的比较器152;以及控制信号发生电路160。作为缓冲器的一部分，副本缓冲器IIO、 120和130具有相同的电路 配置，这将在下文描述。使用副本缓冲器IIO、 120和130来调整输出阻 抗，并且，结果反映在示出缓冲器中。由此，将输出缓冲器的阻抗设 置为期望值。这是校准电路100的功能。图2是副本缓冲器110的电路图。如图2所示，由5个P沟道M0S晶体管111至115和电阻器119形成副本 缓冲器IIO，其中，5个晶体管与电源电位VDD并联，并且电阻器119的 一端与晶体管的漏极相连。电阻器119的另一端与校准端子ZQ相连。副 本缓冲器110不具有下拉功能。相反，这个缓冲器仅具有上拉功能。从计数器141把阻抗控制信号DRZQP1至DRZQP5提供给晶体管111至 115的栅极。副本缓冲器110中的5个晶体管独立地实行导通-截止控制。 在图1和2中，把阻抗控制信号DRZQP1至DRZQP5总称为DRZQP。将晶体管111至115的并联电路设计成，使其在有效状态下具有预 定的阻抗(例如120Q)。然而，由于晶体管的导通电阻随制造条件、环 境温度以及操作本文档来自技高网...

【技术保护点】
一种校准电路，用于调整具有上拉电路和下拉电路的输出缓冲器的阻抗，所述校准电路包括：第一副本缓冲器，具有与所述上拉电路和所述下拉电路之一实质相同的电路配置；以及第二副本缓冲器，有与所述上拉电路和所述下拉电路中另一个实质相同的电 路配置，其中响应第一校准命令，交替实行第一副本缓冲器校准操作和第二副本缓冲器校准操作。

【技术特征摘要】
JP 2006-8-21 2006-2245781.一种校准电路，用于调整具有上拉电路和下拉电路的输出缓冲器的阻抗，所述校准电路包括第一副本缓冲器，具有与所述上拉电路和所述下拉电路之一实质相同的电路配置；以及第二副本缓冲器，有与所述上拉电路和所述下拉电路中另一个实质相同的电路配置，其中响应第一校准命令，交替实行第一副本缓冲器校准操作和第二副本缓冲器校准操作。2. 根据权利要求1所述的校准电路，其中，在实行第一副本缓冲器校 准操作的校准周期中，第二副本缓冲器的阻抗是固定的，而在实行第 二副本缓冲器校准操作的校准周期中，第一副本缓冲器的阻抗是固定 的。3. 根据权利要求1所述的校准电路，其中，响应第二校准命令，实行 第一副本缓冲器的校准操作，然后实行第二副本缓冲器的校准操作。4. 根据权利要求3所述的校准电路，其中，第一校准命令规定的校准 周期小于第二校准命令规定的校准周期。5. 根据权利要求1所述的校准电路，其中，还包括用于调整第一和第 二副本缓冲器阻抗的计数器，所述计数器与内部时钟同步地实行操作， 所述内部时钟的频率小于外部时钟的频率。6. 根据权利要求1至5任一项所述的校准电路，其中，还包括第三副本缓冲器，它具有与第一副本缓沖器实质相同的电路配置，并被设置 为具...

【专利技术属性】
技术研发人员：余公秀之，藤泽宏树，
申请(专利权)人：尔必达存储器股份有限公司，
类型：发明
国别省市：JP[日本]