主机板及其内存装置制造方法及图纸

一种内存装置，其可以直接植在现今任一可支持第三代双通道同步动态随机存储器ＤＤＲ３　ＳＤＲＡＭ的主机板上，以将ＪＥＤＥＣ所制定的ｆｌｙ－ｂｙ总线架构及Ｔ型支流架构的优点整合，藉此来提升桌上型计算机单位时间内的系统效能。

【技术实现步骤摘要】

本专利技术是关于一种桌上型计算机的主机板及其内存装置，且特别是有关 于一种可以处理较为高频的工作与提升桌上型计算机的单位时间内系统效能 的主机板及其内存装置。
技术介绍
一般而言，现今的桌上型计算机的主机板上常配置内存插槽，以供使用者将内存模块(DIMM)插入使用，其实属现今桌上型计算机的主机板所惯用的 标准架构，而如此的架构是经由工业标准制定协会(Joint Electron Device Engineering Council, JEDEC)所制定的。而值得一提的是，JEDEC针对桌上型计算机的无緩沖存储器模块(PC unbuffered DI画)制定了某些建议参考设计架构。其中，当上述无緩冲存储 器模块上的内存芯片为第二代双通道同步动态随机存储器(Double Data Rate Two Synchronous Dynamic Random Access Memory, DDR2 SDRAM)时，JEDEC 是建议以T型支流的架构(T branch topology)来设计，而当上述无緩冲存储 器模块上的内存芯片为第三代双通道同步动态随机存储器(Double Data.Rate Three Synchronous Dynamic Random Access Memory, DDR3 SDRAM)时,JEDEC 则是建议以fly-by总线的架构(f ly-by bus topology)来设计。图1所示为已知无緩冲存储器模块100采用JEDEC所制定的T型支流的 架构示意图，其中终端器(terminator) T连接于第1层分支点A。理论上而 言，JEDEC所制定的T型支流架构是透过完全对称式的分支走线及左右平衡 长度，以连接到无變沖存储器模块100上的每一个内存芯片DDR2 SDRAMO-DDR2 SDRAM7，故而内存控制器101所送出的地址线讯号和指令线讯号的反射 效应会相互抵销，藉以达到无损讯号质量的目的。另外，内存控制器101所送出的地址线讯号和指令线讯号并不会在其传 递路径上产生延迟，所以所有内存芯片DDR2 SDRAM0 DDR2 SD.RAM7即可同时 接收到内存控制器101所送出的地址线讯号和指令线讯号，以使内存控制器101可以同时对内存芯片DDR2 SDRAM0 DDR2 SDRAM7完成读取或写入数据的 动作，藉以来提升桌上型计算机单位时间内的系统效能。然而，在实际的状况下，当无緩冲存储器模块100采用JEDEC所制定的 T型支流架构布线于印刷电路板(PCB)上时，其会因为分支结构过多而造成在 印刷电路板上布线时，很难达到完全对称式的分支走线及左右平衡长度的拉 线，如此则会导致内存控制器101所送出的地址线讯号和指令线讯号的反射 效应并不会相互抵销，且更会使得每一个内存芯片DDR2 SDRAM0 DDR2 SDRAM7 接收到已变形的地址线讯号和指令线讯号。再者，当无緩冲存储器模块100的操作频率超过JEDEC所制定的533MHz 80謹Hz时，此时内存控制器101所送出的地址线讯号和指令线讯号就有可能 会产生共振的现象，如此便会导致每一个内存芯片DDR2 SDRAMO ~ DDR2 SDRAM7所接收到的地址线讯号和指令线讯号衰减的很严重，而上述讯号的变 形及衰减，并不是从事计算机产业的设计者所欲见到的状况。图2所示为已知无緩沖存储器模块200采用JEDEC所制定的f ly-by总线 的架构示意图。理论上而言，JEDEC所制定的fly-by总线架构的讯号传递方 式是从内存芯片DDR3SDRAM0开始，并以串行的方式依序传递到内存芯片DDR3 SDRAM1 DDR3 SDRAM7,最后在讯号传递^4至的末端上连接一个终端器T,以 断绝内存控制器201所送出的地址线讯号和指令线讯号产生反射的现象。因 此，在几近没有反射效应的干扰下，内存控制器201所送出的地址线讯号和 指令线讯号的质量会绝佳，且依循此架构下亦能处理较为高频的工作，依 JEDEC所制定工作频率为80画Hz 1600MHz。另外，因JEDEC所制定的fly-by 总线架构的分支结构并不多，故其布线于印刷电路板的拉线方式便会相当简 单。然而，依据JEDEC所制定的fly-by总线架构下，其会因为内存控制器 201所送出的地址线讯号和指令线讯号是以串行的方式依序从内存芯片DDR3 SDRAMO传递到内存芯片DDR3 SDRAM7,所以会造成讯号传递的延迟现象。也 亦因如此，每一个内存芯片DDR3 SDRAMO DDR3 SDRAM7接收内存控制器201 所送出的地址线讯号和指令线讯号而开始工作的时间点就会不同，所以内存 控制器201就必须要多等待一段延迟时间后，才能对内存芯片DDR3 SDRAMO ~ DDR3 SDRAM7完成读取或写入数据的动作，故而桌上型计算机的单位时间内 的系统效能便会降低。此外，因为内存控制器201必须要多等待一段延迟时间后，才能对内存芯片DDR3 SDRAM0 DDR3 SDRAM7完成读取或写入数据的动作，故而内存控制 器201就必须要有独立控制每一个内存芯片DDR3 SDRAM0 DDR3 SDRAM7的读 取或写入数据的能力，所以内存控制器201的设计复杂度将会提升许多。
技术实现思路
有鉴于此，本专利技术的目的就是提供一种内存装置与第三代双通道同步动 态随机存储(DDR3 SDRAM)装置，其藉由DDR3 SDRAM可处理较为高频工作的优 势下，将JEDEC所制定的fly-by总线架构转换为T型支流架构，如此即可同 时达到JEDEC所制定的fly-by总线架构与T型支流架构的优点。本专利技术的另一目的就是提供一种主机板，其藉由将上述本专利技术的内存装 置直接植入在其中，藉以来同时达到JEDEC所制定的fly-by总线架枸与T型 支流架构的优点。基于上述及其他目的，本专利技术所提出的内存装置包括多数个内存芯片、 第一指令/地址线、第二指令/地址线、第三指令/地址线、第一终端器，以及 第二终端器。其中，上述内存芯片分为两个群组的内存芯片。第一指令/地址线具有一个第一分支点与多数个第一分歧点，其中此第一分支点位于第一指 令/地址线的中心，且每一个第 一分歧点对应的连接至上述其中的一群组的内 存芯片的其一，而上述第一分歧点间的第一线段长度等长。第二指令/地址线具有一个第二分支点与多数个第二分歧点，其中此第二 分支点位于第二指令/地址线的中心，且每一个第二分歧点对应的连接至上述 的另 一个群组的内存芯片的其一，而上述第二分歧点间的第二线段长度与上 述第一线段长度等长。第三指令/地址线具有一个第三分支点与两个第三分歧 点，其中此第三分支点位于第三指令/地址线的中心，并距离这两个第三分歧 点的第三线—R长度等长，且其中一个第三分歧点连接至上述第一分支点，而 另一个第三分歧点连接至上述第二分支点。此外，第一终端器与第二终端器 各别连接于上述第一分支点与第二分支点。在本专利技术的一实施例中，内存装置更包括内存控制器，其连接于上述第 三分支点，此内存控制器用以透过上述第三分支点而控制上述内存芯片的读 写状态。在本专利技术的一实施例中，内存装置更包括多数条数据线，其中这些数据线是以点对点的方式对应的连接于上述的内存芯本文档来自技高网...

【技术保护点】
一种内存装置，其特征是包括：多数个内存芯片，上述这些内存芯片分为一第一群组的内存芯片及一第二群组的内存芯片；一第一指令／地址线，具有一第一分支点与多数个第一分歧点，其中上述第一分支点位于上述第一指令／地址线的中心，且每一个第一分歧点对应的连接至上述第一群组的内存芯片其中之一，而上述这些第一分歧点间的一第一线段长度等长；一第二指令／地址线，具有一第二分支点与多数个第二分歧点，其中上述第二分支点位于上述第二指令／地址线的中心，且每一个第二分歧点对应的连接至上述第二群组的内存芯片其中之一，而上述这些第二分歧点间的一第二线段长度与上述第一线段长度等长；一第三指令／地址线，具有一第三分支点与两个第三分歧点，其中上述第三分支点位于上述第三指令／地址线的中心，并距离上述这些第三分歧点的一第三线段长度等长，且其中一个第三分歧点连接至上述第一分支点，而另一个第三分歧点连接至上述第二分支点；一第一终端器，连接于上述第一分支点；以及　一第二终端器，连接于上述第二分支点。

【技术特征摘要】
1.一种内存装置，其特征是包括多数个内存芯片，上述这些内存芯片分为一第一群组的内存芯片及一第二群组的内存芯片；一第一指令/地址线，具有一第一分支点与多数个第一分歧点，其中上述第一分支点位于上述第一指令/地址线的中心，且每一个第一分歧点对应的连接至上述第一群组的内存芯片其中之一，而上述这些第一分歧点间的一第一线段长度等长；一第二指令/地址线，具有一第二分支点与多数个第二分歧点，其中上述第二分支点位于上述第二指令/地址线的中心，且每一个第二分歧点对应的连接至上述第二群组的内存芯片其中之一，而上述这些第二分歧点间的一第二线段长度与上述第一线段长度等长；一第三指令/地址线，具有一第三分支点与两个第三分歧点，其中上述第三分支点位于上述第三指令/地址线的中心，并距离上述这些第三分歧点的一第三线段长度等长，且其中一个第三分歧点连接至上述第一分支点，而另一个第三分歧点连接至上述第二分支点；一第一终端器，连接于上述第一分支点；以及一第二终端器，连接于上述第二分支点。2. 根据权利要求l所述的内存装置，其特征是更包括一内存控制器，连 接于上述第三分支点，用以透过上述第三分支点而控制上述这些内存芯片的 读写状态。3. 根据权利要求1所述的内存装置，其特征是更包括多数条数据线，上 述这些数据线以点对点的方式而对应的连接于上述这些内存芯片。4. 根据权利要求1所述的内存装置，其特征是上述第一终端器与上述第 二终端器包括多数个电阻或排阻。5. 根据权利要求1所述的内存装置，其特征是上述这些内存芯片包括一 双通道同步动态随机存储器(DDR SDRAM)、 一第二代双通道同步动态随机存储 器(DDR2 SDRAM)或一第三代双通道同步动态随机存储器(DDR3 SDRAM)。6. —种主机板，其特征是包括一内存装置，直接植在上述主机板上，而上述内存装置包括多数个内存芯片，上述这些内存芯片分为 一第 一群组的内存芯片及一第二群组的内存芯片；一第一指令/地址线，具有一第一分支点与多数个第一分歧点，其中对 调第一分支点位于对调第 一指令/地址线的中心，且每一个第一分歧点对应的 连接至对调第 一群组的内存芯片其中之一，而上述这些第 一分歧点间的 一第一线段长度等长；一第二指令/地址线，具有一第二分支点与多数个第二分歧点，其中对 调第二分支点位于上述第二指令/地址线的中心，且每一个第二分歧点...

【专利技术属性】
技术研发人员：陈约志，
申请(专利权)人：华硕电脑股份有限公司，
类型：发明
国别省市：71[中国|台湾]