一种基于有限状态机的数字鉴相器制造技术

本发明专利技术请求保护一种基于有限状态机的数字鉴相器，包括第一同步电路、第二同步电路、状态机、加减计数器和保存电路，所述第一同步电路、所述第二同步电路和所述保存电路连接到所述状态机的输入端，所述加减计数器和所述保存电路连接所述状态机的输出端，所述加减计数器连接所述保存电路。本发明专利技术先通过第一同步电路和第二同步电路实现对所述第一同步电路输入的输入信号和所述第二同步电路输入的反馈信号进行信号的同步处理，避免亚稳态情况对鉴相器输出结果的影响；然后，在状态机的控制下，根据不同的输入情况进行相应的加或减计数处理；最后，通过保存电路完成数据的保存以及输出。通过以上操作，可以有效的缩短鉴相器的输出时间，减小功耗。减小功耗。减小功耗。

【技术实现步骤摘要】
一种基于有限状态机的数字鉴相器


[0001]本专利技术属于集成电路领域，具体的是一种基于状态机控制计数器的数字鉴相器电路。

技术介绍

[0002]锁相环是一种自动校准信号相位的控制系统，它比较外部参考时钟信号与反馈时钟信号的频率相位，产生与参考信号频率相位一致的时钟信号。随着新材料、新技术的不断涌现，半导体工艺技术水平高速进步。锁相环由最开始独立的分立器件组成，后面发展为由模拟电路组成的集成锁相环。进入纳米时代后，特征尺寸的减小导致模拟电路的性能越来越难提高，还诱发了许多泄露电流问题。所以，全数字锁相环这一概念被提出。全数字锁相环电路李只包含纯粹的数字电路，并且这些电路的所有状态均可以表示为数字信号的逻辑组合。
[0003]数字鉴相器是全数字锁相环中的重要组成部分，主要是用于检测参考时钟信号和反馈时钟信号之间的相位差。在全数字锁相环中，锁定时间是衡量锁相环质量的一个重要指标。而数字鉴相器的鉴定时间对锁定时间起着非常大的影响。
[0004]故由于现在的鉴相器的鉴定时间还不够快速，所以需要一种可以帮助锁相环缩短锁定时间的新型数字鉴相本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于有限状态机的数字鉴相器，其特征在于，包括：第一同步电路、第二同步电路、状态机、保存电路和加减计数器电路，其中，所述第一同步电路的输入端连接输入信号，第一同步电路的输出端连接所述状态机的第一输入端，用于将所述第一同步电路的输入端输入的输入信号进行同步处理，避免出现亚稳态的情况，输出所述输入信号的同步信号；所述第二同步电路的输入端连接反馈信号，所述第二同步电路的输出端连接所述状态机的第二输入端，用于将所述第二同步电路的输入端输入的反馈信号进行同步处理，避免出现亚稳态的情况，输出所述反馈信号的同步信号；其中，所述的反馈信号为与所述输入信号相鉴定相位误差的信号；所述状态机的第一输出端连接所述加减计数器的第一输入端，用于控制等待状态、加状态、减状态和保存状态的转移；所述状态机的第二输出端连接所述保存电路的第一输入端及连接所述加减计数器的第二输入端，用于控制所述加减计数器的清零操作和所述保存电路对数值的保存；所述加减计数器电路的输出端连接所述保存电路的第二输入端，用于传输保存所述加减计数器中的数值；所述保存电路的第一输出端连接所述状态机的第三输入端，用于设置所述状态机在特定情况中处于等待状态。2.根据权利要求1所述的一种基于有限状态机的数字鉴相器，其特征在于，所述第一同步电路和第二同步电路均由两个D触发器串联组成，由FPGA的时钟提供时钟信号。3.根据权利要求1所述的一种基于有限状态机的数字鉴相器，其特征在于，所述状态机是由四个状态组成，分别为等待状态、加状态、减状态和保存状态，所述状态机的初始状态为等待状态，当所述状态机有所述输入信号和所述反馈信号输入时，面对不同的情况进行状态的转移。4.根据权利要求3所述的一种基于有限状态机的数字鉴相器，其特征在于，当所述状态机初始状态为等待状态时，所述状态机的第一输出端输出为2
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b00(以2位二进制数表示的数值“0”)，第二输出端输出为低电平；当输入信号的上升沿和反馈信号的上升沿处于一个FPGA周期内时，转移状态为保存状态；当所述输入信号的上升沿超前于所述反馈信号的上升沿时，转移状态为加状态；当所述输入信号的上升沿滞后于所述反馈信号的上升沿时，转移状态为减状态。5.根据权利要求3所述的一种基于有限状态机的数字鉴相器，其特征在于，当所述状态机初始状态为加状态时，所述状态...

【专利技术属性】
技术研发人员：王巍，张涛洪，赵汝法，张珊，稅绍林，
申请(专利权)人：重庆邮电大学，
类型：发明
国别省市：